CN104658486B - 一种高兼容度led显示屏控制器 - Google Patents
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Abstract
本发明涉及一种高兼容度LED显示屏控制器，包括对各个模块起控制作用的FPGA芯片；显示控制模块，用于将配置信息和配置信息对应的功能模块以及LED模组启动载入和运行；数据通信通道LVDS接口器，用于接收来自ARM处理器的LVDS信号的，并将标准LVDS信号转换成标准的数字RGB信号；LPDDR接口模块，用于存储非实时数据，对用户端口的读/写控制和读写地址的生成；专用千兆网络控制器模块，用于通过自定义的数据帧完成高速数据通信；SPI‑flash模块，用于存储硬件设计逻辑和配置信息。有益效果为：采用静态可配置技术，将配置信息和大量的功能模块放置于容量较大的SPI‑Flash，根据LED模组型号和配置信息来调用相应的显示模块，以达到采用小规模、低价格FPGA模块实现高复杂度应用的支持。
Description
技术领域
本发明涉及LED显示技术，尤其涉及一种高兼容度LED显示屏控制器。
背景技术
LED显示屏控制系统，又称LED显示屏控制器、LED显示屏控制卡。它是组成LED显示屏的核心部件、主要负责责接收来自计算机串行口或DVI接口的画面及视频显示信息，置入帧存储器，按分区驱动方式生成LED显示屏所能识别的串行显示数据和扫描控制时序。LED显示屏同步控制系统，主要用来实时显示视频、图文、通知等。主要用于室内或户外全彩大屏幕显示屏。 LED显示屏同步控制系统控制LED显示屏的工作方式基本等同于电脑的监视器，它以至少60帧/秒更新速率点点对应地实时映射电脑监视器上的图像,通常具有多灰度的颜色显示能力，可达到多媒体的宣传广告效果。其主要特点是：实时性、表现力丰富、操作较为复杂。一套LED显示屏同步控制系统一般由发送卡、接收卡、和DVI显卡组成。LED显示屏异步控制系统又称LED显示屏脱机控制系统或脱机卡。主要用来显示各种文字、符号和图形或动画为主。画面显示信息由计算机编辑，经RS232/485串行口或网口预先置入LED显示屏的帧存储器，然后逐屏显示播放，循环往复，显示方式丰富多彩，变化多样。其主要特点是：操作简单、使用范围较广。
通常一款LED显示屏控制系统支持的LED驱动芯片种类有限，较强支持功能的有西安诺瓦科技的PSD100支持 TI、 Toshiba、 MBlock、 点晶、 日月成、 明阳等系列产品, 支持 DMI3H、MBI5024/5036/5034、MBI5042/5041/5030、MBI5040、MBI5050 等十数种驱动芯片。随着LED驱动芯片的功能和特点日益繁多，如TI的TLC5955，它一款 48 通道，恒定灌电流驱动器， 每个通道具有一个独立可调节，脉宽调制 (PWM)，灰度 (GS) 亮度控制，有 65,536 步长和 128 步长的恒定电流点校正 (DC)。 DC 可调节通道间的亮度偏差。 所有通道具有一个 128 步长的全局亮度控制 (BC)。 BC 调节 R，G，B 色彩组之间的亮度偏差。 8步长最大电流控制 (MC) 为每个色彩组的所有通道选择最大输出电流范围。 可通过一个串行接口端口来访问 GS，DC，BC 和 MC 数据。TLC5955 具有两个错误标志：LED 开路检测(LOD) 和 LED 短路检测 (LSD)，可使用一个串行接口端口来读取错误检测结果。以及国内专业芯片公司江苏利鼎推出创新产品LD8020包数据LED驱动芯片等。
总之，如果某款LED控制器具有适应所有LED驱动芯片的能力和高的性价比，哪它占领LED显示屏市场的能力就大大增加。
发明内容
本发明目的在于克服以上现有技术之不足，提供一种高兼容度LED显示屏控制器，具体有以下技术方案实现：
一种高兼容度LED显示屏控制器，与LED模组通信连接，包括
对各个模块起控制作用的FPGA芯片；
显示控制模块，用于将配置信息和配置信息对应的功能模块以及LED模组启动载入和运行；
数据通信通道LVDS接口器，用于接收来自ARM处理器的LVDS信号，并将标准LVDS信号转换成标准的数字RGB信号，并且写入到LPDDR中；
LPDDR接口模块，用于存储非实时数据，对用户端口的读/写控制和读写地址的生成；
专用千兆网络控制器模块，用于通过自定义的数据帧完成高速数据通信；
SPI-flash模块，用于存储硬件设计逻辑和配置信息。
所述高兼容度LED显示屏控制器的进一步设计在于，所述显示控制模块包括
配置控制单元，根据配置信息实现显示控制流的管理，控制其它所有模块的功能定义和工作模式；
数据划分单元, 根据配置控制器的命令对LVDS模块和LPDDR模块过来的数据进行合理划分；
显示功能单元，根据配置控制器的命令将数据发送至对应的LED模组，采用 PWM方式来实现LED屏的灰度控制；
故障诊断单元，支持LED模组坏点检测、LED 开路检测、LED 短路检测、输出漏电检测、参考电流端接短路检测、预热报警以及散热故障标记等故障诊断功能，主要通过与模组连接的下行数据线传回LED驱动芯片内的数据，由专用诊断电路比较分析，并将故障数据上传；
输出接口配置定义单元，用于根据FPGA芯片所连接的LED模组的型号和连接方式对FPGA可编程I/O进行重定义，以适应控制输出和数据输入需要。
所述高兼容度LED显示屏控制器的进一步设计在于，所述LVDS接口模块包括第一时钟产生单元、位对齐控制芯片以及串并转换单元，所述串并转换单元、位对齐控制芯片以及第一时钟产生单元依次通信连接，所述第一时钟产生单元包括LVDS信号输入接口与内部锁相环，所述LVDS信号输入接口、内部锁相环相互通信连接，所述内部锁相环通过串并转换单元与位对齐控制芯片通信连接，所述LVDS信号输入接口与外部ARM处理器通信连接。
所述高兼容度LED显示屏控制器的进一步设计在于，所述LVDS接口模块在上电工作时，第一时钟产生单元中的内部锁相环按照1:7的比率对来自ARM处理器的LVDS信号进行频率的提升，并通过串并转换单元对所述信号进行串并转换，当输入的LVDS信号与标准LVDS信号校对相符且都有效时开始接收数据，在时钟对位后开始采样LVDS数据信号；将4组7位数据进行采集和串并转换成一组28位的RGB数据，并且写入到LPDDR中，同时通过计数器采样场同步信号和行同步信号。
所述高兼容度LED显示屏控制器的进一步设计在于，所述LPDDR接口模块包括用于对用户接口读写控制的MCB控制器、MCB硬核以及第二时钟产生单元，所述MCB控制器、MCB硬核以及第二时钟产生单元两两之间通信连接。
所述高兼容度LED显示屏控制器的进一步设计在于，所述MCB控制器包括一个读控制单元、一个写控制单元以及两个个地址产生单元。
所述高兼容度LED显示屏控制器的进一步设计在于，所述第二时钟产生单元通过锁相环与缓冲器实现三个时钟信号分别是控制MCB工作频率和外部存储器物理接口频率的MCB系统时钟、控制MCB内部校正逻辑的校正时钟以及控制MCB用户接口的工作频率的用户时钟。
所述高兼容度LED显示屏控制器的进一步设计在于，所述专用千兆网络控制器模块包括RGMII接口单元、负责数据打包和控制发送的发送单元以及负责数据包的解析和控制接收的接收单元。
所述高兼容度LED显示屏控制器的进一步设计在于，所述SPI Flash模块包括：
复位同步单元，用于同步外部的复位信号；
DCM单元，主要用于倍频和对时钟信号的控制；
串口接收单元，把从串口得到的数据缓存到FIFO；
Flash控制单元，控制对SPI Flash的读写，把从串口得到的数据存入到SPIFlash，并不断把SPI Flash中的数据送到串口发送模块；
CoreRAM，是Xilinx专用的一个IP核，用于FPGA内部数据的缓存；
SPI接口单元，用于为SPI-Flash提供串行时钟，并实现数据的串并转换，当上层用户发送指令要将FPGA的配置数据存入SPI Flash时，配置数据从串口接收模块输出给Flash模块。
所述高兼容度LED显示屏控制器的进一步设计在于，所述LED模组包括LED显示屏、译码器以及移位寄存器，所述译码器、移位寄存器分别与LED显示屏通信连接，并通过输出引脚与FPGA芯片通信连接。
本发明的优点如下：
本发明提供的高兼容度LED显示屏控制器采用静态可配置技术，将配置信息和大量的功能模块放置于容量较大的SPI-Flash，根据LED模组型号和配置信息来调用相应的显示模块，以达到采用小规模、低价格FPGA模块实现高复杂度应用的支持。
附图说明
图1是LED显示控制器FPGA部分总体模块结构图。
图2是LED显示控制模块结构图。
图3是LVDS接收器结构图。
图4是LPDDRSDRAM控制器模块结构图。
图5是千兆网络接口模块框图。
图6是SPI-Flash接口模块图。
具体实施方式
下面结合附图对本发明方案进行详细说明。
本实施例提供一种高兼容度LED显示屏控制器，与LED模组通信连接，参见图1。该高兼容度LED显示屏控制器包括
对各个模块起控制作用的FPGA芯片；
显示控制模块，用于将配置信息和配置信息对应的功能模块以及LED模组启动载入和运行；
数据通信通道LVDS接口器，用于接收来自ARM处理器的LVDS信号，并将标准LVDS信号转换成标准的数字RGB信号，并且写入到LPDDR中；
LPDDR接口模块，用于存储非实时数据，对用户端口的读/写控制和读写地址的生成；
专用千兆网络控制器模块，用于通过自定义的数据帧完成高速数据通信；
SPI-flash模块，用于存储硬件设计逻辑和配置信息。
进一步设计在于，如图2所示，显示控制模块主要由配置控制单元、数据划分单元、显示功能单元、故障诊断单元以及输出接口配置定义单元组成。配置控制单元，根据配置信息实现显示控制流的管理，控制其它所有模块的功能定义和工作模式。数据划分单元, 根据配置控制器的命令对LVDS模块和LPDDR模块过来的数据进行合理划分。显示功能单元，根据配置控制器的命令将数据发送至对应的LED模组，采用 PWM 方式来实现LED屏的灰度控制。故障诊断单元，支持LED模组坏点检测、LED 开路检测、LED 短路检测、输出漏电检测、参考电流端接短路检测、预热报警以及散热故障标记等故障诊断功能，主要通过与模组连接的下行数据线传回LED驱动芯片内的数据，由专用诊断电路比较分析，并将故障数据上传。输出接口配置定义单元，用于根据FPGA芯片所连接的LED模组的型号和连接方式对FPGA可编程I/O进行重定义，以适应控制输出和数据输入需要。
如图3所示，LVDS接口模块主要由第一时钟产生单元、位对齐控制芯片以及串并转换单元组成。串并转换单元、位对齐控制芯片以及第一时钟产生单元依次通信连接。第一时钟产生单元包括LVDS信号输入接口与内部锁相环。LVDS信号输入接口与内部锁相环相互通信连接，内部锁相环通过上述串并转换单元与位对齐控制芯片通信连接，与外部ARM处理器通信连接。
进一步的设计在于，LVDS接口模块在上电工作时，第一时钟产生单元中的内部锁相环按照1:7的比率对来自ARM处理器的LVDS信号进行频率的提升，并通过串并转换单元对信号进行串并转换，当输入的LVDS信号与标准LVDS信号校对相符且都有效时开始接收数据，在时钟对位后开始采样LVDS数据信号；将4组7位数据进行采集和串并转换成一组28位的RGB数据，并且写入到LPDDR中，同时通过计数器采样场同步信号和行同步信号。
如图4所示，LPDDR接口模块包括用于对用户接口读写控制的MCB控制器、MCB硬核以及第二时钟产生单元，MCB控制器、MCB硬核以及第二时钟产生单元两两之间通信连接。
进一步设计在于，MCB控制器包括一个读控制单元、一个写控制单元以及两个个地址产生单元。
第二时钟产生单元通过锁相环与缓冲器实现三个时钟信号分别是控制MCB工作频率和外部存储器物理接口频率的MCB系统时钟、控制MCB内部校正逻辑的校正时钟以及控制MCB用户接口的工作频率的用户时钟。
如图5所示，专用千兆网络控制器模块包括RGMII接口单元、负责数据打包和控制发送的发送单元以及负责数据包的解析和控制接收的接收单元。
如图6所示，SPI Flash模块主要由复位同步单元、DCM单元、串口接收单元、Flash控制单元、 CoreRAM以及SPI接口单元组成。复位同步单元，用于同步外部的复位信号。DCM单元，主要用于倍频和对时钟信号的控制。串口接收单元，把从串口得到的数据缓存到FIFO；
Flash控制单元，控制对SPI Flash的读写，把从串口得到的数据存入到SPIFlash，并不断把SPI Flash中的数据送到串口发送模块。CoreRAM，是Xilinx专用的一个IP核，用于FPGA内部数据的缓存。SPI接口单元，用于为SPI-Flash提供串行时钟，并实现数据的串并转换，当上层用户发送指令要将FPGA的配置数据存入SPI Flash时，配置数据从串口接收模块输出给Flash模块。
本实施例采用的LED模组包括LED显示屏、译码器以及移位寄存器，译码器、移位寄存器分别与LED显示屏通信连接，并通过输出引脚与FPGA芯片通信连接。
Claims (9)
1.一种高兼容度LED显示屏控制器，与LED模组通信连接，其特征在于包括对各个模块起控制作用的FPGA芯片；
显示控制模块，用于将配置信息和配置信息对应的功能模块以及LED模组启动载入和运行；
数据通信通道LVDS接口模块，用于接收来自ARM处理器的LVDS信号，并将标准LVDS信号转换成标准的数字RGB信号，并且写入到LPDDR中；
LPDDR接口模块，用于存储非实时数据，对用户端口的读/写控制和读写地址的生成；
专用千兆网络控制器模块，用于通过自定义的数据帧完成高速数据通信；
SPI-Flash模块，用于存储硬件设计逻辑和配置信息；
所述显示控制模块包括
配置控制单元，根据配置信息实现显示控制流的管理，控制其它所有模块的功能定义和工作模式；
数据划分单元,根据配置控制单元的命令对LVDS接口模块和LPDDR接口模块过来的数据进行合理划分；
显示功能单元，根据配置控制单元的命令将数据发送至对应的LED模组，采用PWM方式来实现LED屏的灰度控制；
故障诊断单元，支持LED模组坏点检测、LED开路检测、LED短路检测、输出漏电检测、参考电流端接短路检测、预热报警以及散热故障标记的故障诊断功能，主要通过与模组连接的下行数据线传回LED驱动芯片内的数据，由专用诊断电路比较分析，并将故障数据上传；
输出接口配置定义单元，用于根据FPGA芯片所连接的LED模组的型号和连接方式对FPGA可编程I/O进行重定义，以适应控制输出和数据输入需要。
2.根据权利要求1所述的高兼容度LED显示屏控制器，其特征在于所述LVDS接口模块包括第一时钟产生单元、位对齐控制芯片以及串并转换单元，所述串并转换单元、位对齐控制芯片以及第一时钟产生单元依次通信连接，所述第一时钟产生单元包括LVDS信号输入接口与内部锁相环，所述LVDS信号输入接口、内部锁相环相互通信连接，所述内部锁相环通过串并转换单元与位对齐控制芯片通信连接，所述LVDS信号输入接口与外部ARM处理器通信连接。
3.根据权利要求2所述的高兼容度LED显示屏控制器，其特征在于所述LVDS接口模块在上电工作时，第一时钟产生单元中的内部锁相环按照1:7的比率对来自ARM处理器的LVDS信号进行频率的提升，并通过串并转换单元对所述信号进行串并转换，当输入的LVDS信号与标准LVDS信号校对相符且都有效时开始接收数据，在时钟对位后开始采样LVDS数据信号；将4组7位数据进行采集和串并转换成一组28位的RGB数据，并且写入到LPDDR中，同时通过计数器采样场同步信号和行同步信号。
4.根据权利要求1所述的高兼容度LED显示屏控制器，其特征在于所述LPDDR接口模块包括用于对用户接口读写控制的MCB控制器、MCB硬核以及第二时钟产生单元，所述MCB控制器、MCB硬核以及第二时钟产生单元两两之间通信连接。
5.根据权利要求4所述的高兼容度LED显示屏控制器，其特征在于所述MCB控制器包括一个读控制单元、一个写控制单元以及两个地址产生单元。
6.根据权利要求4所述的高兼容度LED显示屏控制器，其特征在于所述第二时钟产生单元通过锁相环与缓冲器实现三个时钟信号分别是控制MCB工作频率和外部存储器物理接口频率的MCB系统时钟、控制MCB内部校正逻辑的校正时钟以及控制MCB用户接口的工作频率的用户时钟。
7.根据权利要求1所述的高兼容度LED显示屏控制器，其特征在于所述专用千兆网络控制器模块包括RGMII接口单元、负责数据打包和控制发送的发送单元以及负责数据包的解析和控制接收的接收单元。
8.根据权利要求1所述的高兼容度LED显示屏控制器，其特征在于所述SPI-Flash模块包括：
复位同步单元，用于同步外部的复位信号；
DCM单元，用于倍频和对时钟信号的控制；
串口接收单元，把从串口得到的数据缓存到FIFO；
Flash控制单元，控制对SPI-Flash的读写，把从串口得到的数据存入到SPI-Flash，并不断把SPI-Flash中的数据送到串口发送模块；
CoreRAM，是Xilinx专用的一个IP核，用于FPGA内部数据的缓存；
SPI接口单元，用于为SPI-Flash提供串行时钟，并实现数据的串并转换，当上层用户发送指令要将FPGA的配置数据存入SPI-Flash时，配置数据从串口接收模块单元输出给Flash模块。
9.根据权利要求1所述的高兼容度LED显示屏控制器，其特征在于所述LED模组包括LED显示屏、译码器以及移位寄存器，所述译码器、移位寄存器分别与LED显示屏通信连接，并通过输出引脚与FPGA芯片通信连接。
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| EC01 | Cancellation of recordation of patent licensing contract | ||
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Assignee: Jiangsu NANDA Display Technology Co., Ltd. Assignor: He Shuzhuan Contract record no.: 2018320000085 Date of cancellation: 20190425 |
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| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190505 Address after: 212400 South China Science Park, Jurong City, Zhenjiang City, Jiangsu Province Patentee after: Jiangsu NANDA Display Technology Co., Ltd. Address before: Room 612, Meng Minwei Building, Nanjing University, 22 Hankou Road, Nanjing City, Jiangsu Province Patentee before: He Shuzhuan |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180417 Termination date: 20200325 |