CN104617919B

CN104617919B - 一种jkff构建的qc产生电路

Info

Publication number: CN104617919B
Application number: CN201510096439.3A
Authority: CN
Inventors: 郎燕峰
Original assignee: Zhejiang University of Water Resources and Electric Power
Current assignee: Zhejiang University of Water Resources and Electric Power
Priority date: 2015-03-04
Filing date: 2015-03-04
Publication date: 2017-09-22
Anticipated expiration: 2035-03-04
Also published as: CN104617919A

Abstract

本发明涉及一种产生QC信号的电路设计问题。由于QC有着丰富的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真产生，国内外还没有实用的集成电路可以产生QC信号。这里发明一种产生QC信号的集成电路，该电路主要由门电路、JKFF和MOS管组成。本发明即一种JKFF构建的QC产生电路解决了目前不能由实际电路生成QC信号的问题，使得QC信号可以进行实际应用。模拟表明发明的QC产生电路功能正确；另外，对本发明的电路进行分析表明，本发明的电路结构简单，性能高，且易于在电路里进行实际应用。

Description

一种JKFF构建的QC产生电路

技术领域本发明涉及一种由门电路、两种触发边沿的JK触发器(JKFF)和MOS管组成的四值时钟(Quaternary Clock，简称QCLK或QC)产生电路。

背景技术由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期中有六种跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以基于四值时钟的触发器有着结构简单和功耗低等特点^[1]。

从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文献[2，3]也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可以看出，四值时钟QCLK在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述文献中使用的四值时钟有一个共同的特点，即被用到的四值时钟都是用仿真软件模拟产生，而非由实际的集成电路产生。调查研究发现，目前尚无研究文献提及产生四值时钟QCLK的方法及相关的电路，也即，一个简单而实用的四值时钟QCLK产生电路目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过仿真软件模拟产生。这将限制四值时钟的实际应用，文献[1-3]中基于四值时钟的触发器也将难以得到实用。

为解决实际应用中没有四值时钟QCLK产生电路的问题，本发明利用石英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理论^[4，5]等知识从开关级来发明一种主要用JKFF构建的四值时钟产生电路，发明的电路要简单、工作稳定高效和实用，以解决目前没有集成电路产生四值时钟QCLK的问题。

参考文献：

[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-edges-triggeredflip-flop based on multivalued clock，International Journal of Electronics，2013，100，(12)，pp.1637-1645.

[2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997，25，(8)，pp.52-54.

[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOSFlip-Flop Employing Multiple-Valued Clock，Journal of Computer Science andTechnology，2005，20，(2)，pp.237-242.

[4]Wu，X.，Prosser，F..Design of ternary CMOS circuits based ontransmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905.

[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&TheirApplications.IEE Proceedings on Computer&Digital Techniques，1988，135，(5)，pp.266-272.

发明内容针对目前四值时钟不能由简单的集成电路产生的问题，发明的内容就是创造一种能产生文献[1]中使用的四值时钟QCLK的电路，且发明的四值时钟QCLK产生电路要结构简单、工作高效，且其输入输出信号要满足以下四项要求：

1)发明的QC产生电路有两个输入信号：二值时钟CLK及其反信号它们逻辑值取值为{0，3}且占空比为50％，即高低电平的时间比为1∶1；

2)发明的QC产生电路有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为{0，1，2，3}，在一个时钟周期内其电平逻辑值的输出次序为0→1→2→3→2→1→0，每次输出电平的持续时间相等；

3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3∶1；

4)四值时钟QCLK应有极高的频率和幅度稳定度，满足有关时钟信号的设计要求。

附图说明下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是本发明一种JKFF构建的QC产生电路的线路图。

图2是二值时钟CLK、信号Q₀和Q₁的时序电压波形示意图。

图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q₀和FF1的输出信号Q₁和输出的四值时钟QCLK的电压瞬态波形图。

具体实施方式本发明利用逻辑值切换为0→3→0的二值时钟CLK来生成逻辑值切换为0→1→2→3→2→1→0的四值时钟QCLK。根据文献[1]中的时钟切换规律，本发明使用二值时钟CLK的逻辑值0来控制产生四值时钟QCLK逻辑值1和3；而利用二值时钟CLK的逻辑值3来控制产生四值时钟QCLK逻辑值0和2。由于四值时钟QCLK的逻辑值切换次序为0→1→2→3→2→1→0，所以当CLK＝0时四值时钟QCLK产生电路要依次轮流输出逻辑值1、3和1；当CLK＝3时它则要依次轮流输出逻辑值2、0和2。为此，还需两个辅助控制信号Q₀和Q₁来实现这种轮流输出，用Q₀的0和3分别来控制四值时钟逻辑值1和3的输出；用Q₁的0和3分别控制四值时钟逻辑值0和2的输出。Q₀和Q₁的低电平与高电平的持续时间之比应分别为2∶1和1∶2，即Q₀和Q₁的占空比分别为33.3％和66.7％，这样，在二值时钟CLK以及信号Q₀和Q₁的控制下才能产生逻辑值切换次序为0→1→2→3→2→1→0的四值时钟QCLK。本发明用JK触发器对二值时钟CLK进行分频来获得Q₀和Q₁信号。由于考虑到在实际电路中二值时钟CLK的有效边沿与触发器的输出Q₀和Q₁之间有时钟输出延迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去毛刺，输出信号Q₀和Q₁应分别在二值时钟CLK的上升沿和下降沿处改变状态。综上可知，信号Q₀和Q₁是二值时钟CLK的三分频信号，二值时钟CLK与信号Q₀和Q₁的时序波形示意图如图2所示。

为由二值时钟CLK获得Q₀和Q₁两信号，本发明采用一个上升沿触发的JK触发器(FF0)和一个下降沿触发的JK触发器(FF1)来组成二值时钟CLK的三分频电路。所述JK触发器FF0和FF1分别输出在CLK上升沿处和下降沿处改变状态的三分频输出信号Q₀和Q₁，信号和分别是Q₀和Q₁的反信号。在本发明中，所述三分频电路的线路连接情况如图1中的左电路所示，其电路设计具体描述为：信号和Q₁分别接入所述JK触发器FF1的输入端K₁和FF0的输入端J₀，所述JK触发器FF0的输入端K₀和FF1的输入端J₁都与逻辑值为3的电压源相接；即，所述JK触发器FF0的两个输入信号的表达式为J₀＝Q₁，K₀＝3；所述JK触发器FF1的两个输入信号表达式为J₁＝3，触发器FF0和FF1的时钟信号为输入的二值时钟CLK。这样，触发器FF0对CLK的上升沿敏感，其输出信号Q₀是二值时钟CLK的三分频信号且Q₀的低电平与高电平的持续时间之比为2∶1；触发器FF1对CLK的下降沿敏感，其输出信号Q₁也为二值时钟CLK三分频信号且Q₁的低电平与高电平的持续时间比为1∶2。信号Q₀和Q₁就是本发明所需的产生四值时钟QCLK的控制信号。有了产生四值时钟QCLK的控制信号，根据发明内容和文献[4，5]中的传输电压开关理论，列出四值时钟QCLK与二值时钟CLK、信号Q₀和Q₁的开关级函数表达式：

为实现所述QCLK函数表达式，本发明采用四个PMOS管(P1、P2、P3和P4)和四个NMOS管(N1、N2、N3和N4)来组成四值时钟QCLK的产生电路，即产生四值时钟的MOS管网络。该部分电路的线路连接情况如图1中的右电路所示，其电路设计具体描述如下：所述PMOS管P1的源极和漏极分别与电平逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与电平逻辑值2的信号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与电平逻辑值1的信号源和所述NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极相接作为四值时钟QCLK的输出端，所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极分别与信号CLK、CLK和相连。在这些栅极信号的控制下，在电路输出端输出电平逻辑值切换次序为0→1→2→3→2→1→0的四值周期信号即四值时钟QCLK。

综上所述，在给图1所示的电路输入二值时钟CLK和其反信号就可以在该电路的输出端QCLK处获得逻辑值切换为0→1→2→3→2→1→0的四值时钟QCLK。

为验证发明的一种JKFF构建的QC产生电路，下面用HSPICE软件对它进行模拟。模拟时采用TSMC 180nm的CMOS工艺参数，输出负载为30fF。二值时钟CLK的两个电平逻辑值0和3对应的电压值分别为0V和3.3V；四值时钟QCLK的四个电平逻辑值0、1、2和3对应的电压值分别为0V、1.1V、2.2V和3.3V。模拟所得的电压瞬态波形如图3所示，其中CLK、Q₀、Q₁和QCLK分别为二值时钟、FF0输出的信号、FF1输出的信号和四值时钟QCLK产生电路输出的四值时钟波形。图3的模拟结果表明，本发明即一种JKFF构建的QC产生电路具有正确的逻辑功能。

总结：由于本发明只使用了两个JK触发器和八个MOS管，且能用目前常规的CMOS工艺进行制造，所以，一种JKFF构建的QC产生电路简单。经分析，本发明即JKFF构建的QC产生电路能自启动，且四值时钟的电平值是电压源经导通的MOS管输出形成，因此本发明工作稳定高效。总之，一种JKFF构建的QC产生电路逻辑功能正确，解决了目前没有实际集成电路产生四值时钟的问题。填补了四值时钟产生电路的空白，这体现了本发明具有新颖性、创造性和实用性，符合专利法授予专利权的规定。

Claims

1.一种JKFF构建的QC产生电路，用输入的二值时钟CLK及其反信号产生出序列为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个上升沿触发的JK触发器FF0、一个下降沿触发的JK触发器FF1、四个PMOS管P1、P2、P3和P4和四个NMOS管N1、N2、N3和N4；首先，用所述JK触发器FF0和FF1对二值时钟CLK进行三分频，分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号Q₀和Q₁，它们的占空比分别为33.3％和66.7％，信号和分别是Q₀和Q₁的反信号；然后，用所述四个PMOS管和四个NMOS管组成产生四值时钟的MOS管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所述NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端；最后，用CLK、和控制所述MOS管网络产生四值时钟QCLK；

所述一种JKFF构建的QC产生电路的特征在于：所述JK触发器FF0的两个输入信号的表达式为J₀＝Q₁，K₀＝3；所述JK触发器FF1的两个输入信号表达式为J₁＝3，在电路上实现为信号和Q₁分别接入所述JK触发器FF1的输入端K₁和FF0的输入端J₀，所述JK触发器FF0的输入端K₀和FF1的输入端J₁都与逻辑值为3的电压源相接；控制所述MOS管网络的信号具体连接为信号CLK、CLK和分别与所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极相接。