CN104572020B - 一种寄存器堆分页式扩展装置及其实现方法 - Google Patents
一种寄存器堆分页式扩展装置及其实现方法 Download PDFInfo
- Publication number
- CN104572020B CN104572020B CN201410853913.8A CN201410853913A CN104572020B CN 104572020 B CN104572020 B CN 104572020B CN 201410853913 A CN201410853913 A CN 201410853913A CN 104572020 B CN104572020 B CN 104572020B
- Authority
- CN
- China
- Prior art keywords
- paging type
- register
- page
- information
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000010354 integration Effects 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 230000008878 coupling Effects 0.000 claims abstract description 5
- 238000010168 coupling process Methods 0.000 claims abstract description 5
- 238000005859 coupling reaction Methods 0.000 claims abstract description 5
- 230000008859 change Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 1
- 230000006870 function Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Abstract
本发明公开了一种寄存器堆分页式扩展装置及其实现方法。该寄存器堆分页式扩展装置包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块。分页式机器码识别模块用于识别处理器在每个时钟周期接收的指令行中的分页式特殊机器码，并输出分页式标志信息交由分页式标志信息分配模块进行指令相匹配，匹配后的分页式信息分配至运算部件及数据传输通道对应的译码器模块。译码器对分页式选择信息译码并输出。分页式控制信息集成模块将译码器模块输出的信息集成至分页式通用寄存器堆模块。本发明还公开寄存器堆分页式扩展的实现方法。
Description
技术领域
本发明涉及一种寄存器堆分页式扩展装置，尤其涉及一种高性能通用数字信号处理器寄存器堆分页式扩展装置及寄存器堆分页式扩展实现方法。
背景技术
目前高性能通用数字信号处理器(DSP)芯片已经成为高速自动控制、图像处理、通信技术、雷达及各种信号处理中的核心部件。应用领域的持续发展对数字信号处理器芯片的性能提出了更高的要求。
随着通用数字信号处理器性能的不断提高，指令的并行度越来越大，就是说在一个指令周期并行的指令有不断增多的趋势。在这种情况下，内部用于存储指令计算数据和运算结果的通用寄存器堆的数量就成为影响性能的一个关键因素。扩展内部寄存器的数量还影响到以下几个方面：
首先，数据在内部寄存器中的读写效率要比外部存储器高的多，因此内部寄存器的数量直接关系到指令对大量数据的读/写速度。
其次，内部寄存器的数量又影响到指令行一次读写数据的多少，如果指令一次性读写的数据多，则内部寄存器也需要越多。内部寄存器的增加能够保证大型程序实现充分的流水，从而提高程序的并行度。
最后，内部寄存器数目的增加能够有效减少寄存器的重复使用率，降低程序员编写程序的复杂度。同时可以有效避免由于寄存器相关而导致的流水线停顿。
可见，随着DSP运算性能和指令并行度的提高，内部寄存器堆的不断扩展将会是未来的发展趋势。扩展内部通用寄存器堆可以有多种方式，其中一种就是直接扩展内部通用寄存器堆数量，但这种扩展方法会带来许多问题，最严重的是将会影响到上一个发布版本的指令集，而指令集的改变会影响到硬件设计的许多方面，译码器等众多硬件都会面临比较大的调整，直接延长开发周期。此外指令集位宽往往是有限的，这也直接影响到可编入指令集的寄存器索引号位宽。
因此在不影响指令集的前提下，如何扩展内部通用寄存器堆的技术是一个亟待解决的问题。
发明内容
针对现有方案的不足，本发明提出一种寄存器堆分页式扩展装置及其实现方法，其目的是扩展通用寄存器堆的数量，提高内部通用寄存器堆的数据存储量。
本发明是这样实现的，一种寄存器堆分页式扩展装置，应用于数字信号处理器中，该寄存器堆分页式扩展装置包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块，该分页式通用寄存器堆模块包括多个页面的分页式通用寄存器堆；
该分页式机器码识别模块用于识别数字信号处理器在每个时钟周期所接收的指令行中的分页式特殊机器码并输出分页式标志信息；
该分页式标志信息分配模块用于将分页式标志信息与所对应的指令相匹配，并将该匹配后的分页式信息分配至该译码器模块；
该译码器模块用于给出外部运算部件及数据传输通道的数据和运算控制信息，根据分配到的分页式信息进行分页式选择同时对分页式选择信息译码并输出；
该分页式控制信息集成模块用于将该译码器模块输出的信息按照目的寄存器、源寄存器编号顺序集成，输出至该分页式通用寄存器堆；
该分页式通用寄存器堆通过读写使能信息、读写数据地址信息、写数据、写数据选择信息、分页式页面选择信息实现寄存器的快速分页式读写功能。
作为上述方案的进一步改进，该分页式控制信息集成模块包括目的寄存器高/低使能信息集成模块、目的寄存器选择信号集成模块、源寄存器选择信息集成模块，每个指令行中指令包括多个源寄存器和多个目的寄存器，按照目的寄存器索引及源寄存器索引的编码顺序，将对应于不同运算部件或者数据传输通道的源寄存器和目的寄存器进行编号，经过目的寄存器的高/低使能控制信息集成，表示目的寄存器每个地址数据来源的选择信息集成以及源寄存器选择信息集成，得到该分页式通用寄存器堆的读/写控制信号和分页式控制信息。
本发明还提供一种寄存器堆分页式扩展实现方法，该实现方法包括以下步骤：
识别数字信号处理器在每个时钟周期所接收的指令行中的分页式特殊机器码并输出分页式标志信息；
将分页式标志信息与所对应的指令相匹配，并将匹配后的分页式信息分配；
给出外部运算部件及数据传输通道的数据和运算控制信息，根据分配到的分页式信息进行分页式选择同时将分页式选择信息译码并输出；
将译码输出的信息按照目的寄存器、源寄存器编号顺序集成；
通过读写使能信息、读写数据地址信息、写数据、写数据选择信息、分页式页面选择信息实现寄存器的快速分页式读写功能。
作为上述方案的进一步改进，当一个指令行包括的若干条指令中不含有分页式寄存器指定信息时，指令行机器码没有任何改变；当指令行中含有指定信息时，软件编译在原有指令机器码的基础上，再增加1条或者多条分页式通用寄存器特殊机器码，用于携带所有指令指定的分页式信息。
进一步地，当指令行中指令含有分页式寄存器指定信息时，每条指令都可以指定使用寄存器所在的分页式通用寄存器堆的页面pi，其中，pi代表扩展页面数目，pi小于等于4。优选地，指令可以分别指定源寄存器所在的页面和目的寄存器所在的页面。
进一步地，增加1条至多条分页式通用寄存器机器码，所增加的机器码包括当前指令行所有指令的分页式寄存器页面指定信息。优选地，每条指令指定寄存器页面信息时：当指令只需要向分页式通用寄存器堆写入数据，而不需要从分页式通用寄存器堆读取数据时，指定分页式通用寄存器堆写入的页面为：<目的页面0>,<目的页面1>,<目的页面2>,<目的页面3>。
优选地，每条指令指定寄存器页面信息时：当指令不仅需要从分页式通用寄存器堆写入数据，也需要读取数据时，指定分页式通用寄存器堆写入及读取的页面为：<目的页面m、源页面n>，其中m、n的取值范围是[0:3]。
优选地，每条指令指定寄存器页面信息时：当指令需要从多个页面的寄存器读取多个数据并写入到多个页面的目的寄存器时，即每条指令含有多个目的寄存器及多个源寄存器时，指定其页面形式为：<目的页面m0，目的页面m1，…目的页面mi，源页面n0，源页面n1，…源页面nj>，其中参数i和j的取值范围是[0:127]，参数m0～mi，n0～nj的取值范围是[0:3]。
本发明是在不改变现有指令集及每条指令位宽的前提下，以分页的方式扩展内部分页式通用寄存器堆，实现指令对扩展后的分页式通用寄存器堆“快速读写”及“实时控制”。
附图说明
图1为本发明较佳实施方式提供的分页式寄存器堆的结构示意图。
图2为图1中分页式寄存器的控制信息集成模块及其连接关系。
图3为图1中分页式机器码信息携带及识别过程示意图。
图4为源/目的寄存器编号说明表。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进一步详细说明。此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明是在不改变现有指令集及每条指令位宽的前提下，通过增加部分逻辑装置，以分页的方式扩展DSP内部通用寄存器堆的一种实现方法。目前国际上通用的DSP，主要包括美国TI公司的TMS系列和ADI公司的TS系列DSP芯片。以下以ADI公司的ADSP TS20XS系列芯片为例，说明其内部寄存器的实现方式。
ADSP TS20XS系列芯片：该款DSP内部寄存器是以不同的寄存器组来分类的，不同寄存器组有与之相对应的地址。由于在一个指令行中最多有4条运算块指令，每个计算块只提供32个32位寄存器。对于计算块寄存器组来说，没有分页扩展模式。其他的寄存器组也同样不含有分页扩展模式。
TI公司的TMS系列芯片内部也没有分页式扩展通用寄存器堆的硬件结构。
此外市场上还有一些非DSP架构的处理器具有寄存器堆扩展方式，主要以高通公司的影子寄存器扩展为代表。
高通公司的影子寄存器堆扩展方式是将一个或者一个以上影子寄存器堆插入在物理寄存器堆与后备存储器之间。在上下文切换过程中用于保存寄存器堆的值，提高上下文切换的执行效率。它与本发明所述的分页式扩展通用寄存器堆有所不同。
本发明扩展的每一页面通用寄存器堆的物理结构相同，只是属于不同的物理页面，每一页面寄存器堆的使用方式完全相同，其目的是扩展通用寄存器堆的数量，提高内部通用寄存器堆的数据存储量。
本发明的寄存器堆分页式扩展装置，其应用于数字信号处理器中，如图1所示，该分页式寄存器包括分页式机器码识别模块1、分页式标志信息分配模块2、译码器模块3、分页式控制信息集成模块5、分页式通用寄存器堆模块6，该分页式通用寄存器堆模块6包括多个页面的分页式通用寄存器堆。请结合图2，其中，分页式控制信息集成模块5还包括分页式寄存器堆高/低位使能信息集成模块51、目的寄存器数据选择信息集成模块52、源寄存器选择信息集成模块53。
每条指令均可在指令形式后加<页面m，页面n>来指定当前指令的源和目的寄存器所在的通用寄存器页面。该页面信息不会在所对应的指令机器码中体现，不影响现有指令在指令集的定义，而是通过软件编译器在指令行中增加一条至多条指令，增加的指令即是分页式通用寄存器堆分页式特殊机器码，该机器码对用户不可见，其形式如：
| 字段1 | 字段2 | 字段3 |
| 其他必要信息 | 分页式指令识别码 | 指令对应的分页式信息 |
其中字段2是分页式指令识别码，通过字段2可以把该指令与其他普通指令区分开。字段3是指令对应的分页式信息，它携带了当前指令行与指令相对应的寄存器堆分页式信息，分页式信息字段的位宽可以根据寄存器堆所扩展的页面数目进行灵活设定。预留字段1用于携带所需要的其他信息。在本发明中所涉及的通用寄存器页面最多可扩展为p1、p2、p3、p4共4个页面。如果使用同样的原理，并且扩展页面数小于4页时，都应该属于本专利所保护的范围。
分页式机器码识别模块1每个时钟周期接收512bit指令行，当指令行使用了分页式寄存器指定信息时，在当前行即含有分页式特殊机器码。分页式机器码识别模块1的功能主要用于识别上述分页式特殊机器码，并将分页式标志信息输出。
分页式标志信息分配模块2处理的是分页式机器码识别模块1所输出的分页式标志信息。分页式标志信息分配模块2的主要功能是将分页式标志信息与所对应的指令相匹配，并将匹配后的分页式信息分配至该指令的处理单元——运算部件或数据传输通道相应的译码器。其中所述的指令可以是32位的单字指令，也可以是64位的双字指令。所述的处理单元可以包括：加法器(ALU)、乘法器(MULT)、移位器(SHIFTER)、特殊运算单元(SPU)、立即数通道、控制寄存器读写通道、访存数据传输通道等等。
每个运算部件及数据传输通道4都有相对应的译码器模块3，译码器模块3的主要功能是给出运算部件及数据传输通道4的数据和运算控制信息。在使用分页式寄存器指定信息时，译码器模块3需要在原来功能的基础上增加新的功能：即同时将分页式控制寄存器的源寄存器及目的寄存器所对应的分页式选择信息译码并输出。输出后指令行中所有的源寄存器索引和目的寄存器索引都有所对应的分页式页面信息。
分页式控制信息集成模块5的主要功能是将译码器输出信息按照目的寄存器、源寄存器编号顺序进行集成。主要包括每32位目的寄存器的高/低16位使能控制信息集成、表示目的寄存器每个地址数据来源的选择信息集成、以及源寄存器选择信息集成等。
分页式通用寄存器堆模块6的多个页面的分页式寄存器堆通过读写使能信息、读写数据地址信息、写数据、写数据选择信息、分页式页面选择信息实现寄存器的快速分页式读写功能。
本发明是“高性能通用数字信号处理器芯片”寄存器堆分页式扩展装置的一种实现方法，其目的是在不改变现有指令集及每条指令位宽的前提下，以分页的方式扩展内部分页式通用寄存器堆，实现指令对扩展后的分页式通用寄存器堆“快速读写”及“实时控制”。高性能通用数字信号处理器分页式寄存器的实现方法，包括以下几个方面：处理器可以在不改变现有指令集的前提下，通过增加部分逻辑装置，实现内部分页式通用寄存器堆的分页式扩展。具体实施方式主要包括以下2类。
1、通用寄存器分页式控制信息生成
通用寄存器分页式控制信息生成是指从指令行机器码起始，到分页式通用寄存器堆的输入信息为截止的分页式控制信息产生过程。主要包括以下步骤：
步骤一、指令行中可以含有1到16条指令。当指令行中不含有分页式指定信息时，指令行机器码没有任何改变。当指令行中含有表示分页式寄存器指定信息时，软件编译在原有指令机器码的基础上，再增加1条或者多条分页式通用寄存器特殊机器码，用于携带所有指令的分页式指定信息。
增加1条至多条分页式通用寄存器特殊机器码，所增加的特殊机器码需包括当前指令行所有指令的分页式寄存器页面指定信息。所增加的特殊机器码条数根据指定页面信息的多少而确定。当指定信息少时，只需要增加1条；当指定信息多时可能需要增加多条特殊机器码。
当指令行中指令含有分页式寄存器指定信息时，每条指令都可以指定使用寄存器所在的分页式通用寄存器堆的页面pi，其中，pi代表扩展页面数目，pi不大于4，指令可以分别指定源寄存器所在的页面和目的寄存器所在的页面，源和目的寄存器页面既可以相同也可以不同。
当指令只需要向分页式通用寄存器堆写入数据，而不需要从分页式通用寄存器堆读取数据时，可以指定其写入的页面为：<目的页面0>，<目的页面1>，<目的页面2>，<目的页面3>；当指令不仅需要从分页式通用寄存器堆写入数据，也需要读取数据时，可以指定其写入及读取的页面为：<目的页面0，源页面0>，<目的页面0，源页面1>，…<目的页面3,源页面3>等共16种组合情况。在这里统一为形式<目的页面m、源页面n>，其中m、n的取值范围是[0:3]。当指令需要从多个页面的寄存器读取多个数据并写入到多个页面的目的寄存器时，即含有多个目的及多个源寄存器时，可以指定其页面形式为：<目的页面m0，目的页面m1，…目的页面mi，源页面n0，源页面n1，…源页面nj>。其中参数i和j的取值范围是[0:127]。参数m0～mi，n0～nj的取值范围是[0:3]。
分页式机器码信息携带及识别过程如图3所示，每条指令的目的寄存器及源寄存器都可以指定满足<页面m，页面n>形式中的任意一种，其中页面n表示源寄存器所在的页面，页面m表示目的寄存器所在的页面，m、n的取值范围是[0:3]。
步骤二、将指令行机器码输入到分页式机器码识别模块1，得到分页式标志信息。分页式机器码识别模块1通过判断每条32位指令机器码中的字段2是否为分页式特殊机器码标识符，来断定该指令行中是否含有分页式指定信息。当指令行含有分页式指定信息时，分页式机器码识别模块1将分页式标志信息即该机器码中的字段3抽取并输出；当指令行不含有分页式指定信息时，输出的分页式标志信息为全零。
步骤三、将分页式标志信息输入到“分页式标志信息分配模块2，分页式标志信息分配模块2将分页式标志信息与所对应的指令相匹配，得到与每条指令相匹配的分页信息。当页面pi为4页时，每条指令源寄存器和目的寄存器的分页信息均为2位；当页面为2页时，每条指令源寄存器和目的寄存器的分页信息均为1位。指令可以是32位的单字指令，也可以是64位的双字指令或者多字指令。
经过此步骤后，每条指令及所对应的分页信息已分配至执行该指令的运算部件及数据传输通道4的译码器模块3。
步骤四、将步骤三与指令相匹配后的分页式信息输入到所对应的译码器模块3进行处理。如图4所示，译码器模块3包括：加法器(ALU)译码器、乘法器(MULT)译码器、移位器(SHIFTER)译码器、特殊运算单元(SPU)译码器、立即数通道译码器、控制寄存器读写通道译码器、访存数据传输通道译码器等等。译码器对指令所使用的源寄存器索引和目的寄存器索引进行译码，并将索引所对应的页面信息选择输出。目的寄存器译码还需要输出与之对应的使能信息，以及对应数据来源的选择信息。
步骤五、译码器模块3输出的信号通过分页式寄存器的分页式控制信息集成模块5进行处理。其中分页式控制信息集成模块5及与译码器模块3的连接关系如图2所示。在硬件中，每个指令周期可以包括多个源寄存器和目的寄存器，这里将对应于不同运算部件或者数据传输通道的源和目的寄存器进行了编号，其顺序如图4。按照目的寄存器索引及源寄存器索引的编码顺序，经过目的寄存器的高/低16位使能控制信息集成，表示目的寄存器每个地址数据来源的选择信息集成以及源寄存器选择信息集成，得到分页式通用寄存器堆的读/写控制信号和分页式控制信息。
2、分页式通用寄存器堆的读写实现
通过上述装置得到的分页式寄存器的所有控制信息可以实时控制分页式通用寄存器堆的数据读/写过程。
每条指令指定的寄存器页面，即可以指定由单个运算核执行的寄存器页面，也可以指定由多个运算核执行的寄存器页面。高性能通用数字信号处理器芯片包含多个运算核，每个运算核又包含多个运算宏。其中每一个运算宏都可以以上述过程扩展内部的分页式通用寄存器堆，扩展后的内部通用式寄存器堆最多可以包含4页。分页式通用寄存器堆每一页又包括64个32bit寄存器。存储以16bit为最小单位，即一个指令周期可以读写32bit寄存器的高16位或者低16位，也可以读写整个32bit寄存器。每个运算宏中的寄存器可以同时写入多个32bit或16bit的数据，写入的数据地址不能互相冲突；也可以同时读出多个32bit或16bit的数据，地址可以相同。
分页式通用寄存器堆分为“分页式写入”和“分页式读取”两个过程。
分页式通用寄存器堆“分页式写入”：每一页面通用寄存器的“写”同时进行，由于在上述处理步骤已经将每一个页面寄存器的控制信息准备好。当需要写入数据时，首先通过分页式选择器选定要写入的页码，再通过与页面中每个寄存器相对应的高/低16位写使能“有效”来选中当前寄存器，写选择器通过“数据来源的选择信息”选中所要写入的数据，在下一级流水将数据写入寄存器。注意对于每一个寄存器一次只能有一个写入数据有效，当有2个或者2个以上的数据有效时，定义为目的地址冲突，硬件不作处理。
分页式通用寄存器堆“分页式读取”：每一页面通用寄存器的“读”同时进行，当需要读取数据时，首先通过分页式选择器选定读取数据所在的页码，再通过集成后的每一个源寄存器的选择信息来选定要读的寄存器地址编号，在下一级流水将对应寄存器的数据输出到数据端。由于不同的运算部件可能用到相同的寄存器作为计算的操作数，因此每一个寄存器一次可以支持多个“读”选择信号，也可以输出到多个不同的数据输出端口。
通过上述两类具体实施步骤，可以实现在不改变现有指令集的前提下，得到分页式通用寄存器的所有控制信息，并实现对分页式通用寄存器数据的实时控制及读写。
本发明是BWDSP200——我国自主设计的高性能通用信号处理器的内置关键技术，主要解决在不改变现有指令集及每条指令位宽的前提下，通过增加部分逻辑装置，以分页的方式扩展内部分页式通用寄存器堆的技术难题。其功能是指令行实现以逐条的方式进行分页控制，将运算核的计算结果及数据通道的传输数据以分页的方式在寄存器中读取和存储，实现高性能通用数字信号处理器内部寄存器的分页式扩展及控制功能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种寄存器堆分页式扩展装置，应用于数字信号处理器中，其特征在于：该寄存器堆分页式扩展装置包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块，该分页式通用寄存器堆模块包括多个页面的分页式通用寄存器堆；
该分页式机器码识别模块用于识别数字信号处理器在每个时钟周期所接收的指令行中的分页式特殊机器码并输出分页式标志信息；
该分页式标志信息分配模块用于将分页式标志信息与所对应的指令相匹配，并将该匹配后的分页式信息分配至该译码器模块；
该译码器模块用于给出外部运算部件及数据传输通道的数据和运算控制信息，根据分配到的分页式信息进行分页式选择同时将分页式选择信息译码并输出；
该分页式控制信息集成模块用于将该译码器模块输出的信息按照目的寄存器、源寄存器编号顺序集成，输出至该分页式通用寄存器堆；
该分页式通用寄存器堆通过读写使能信息、读写数据地址信息、写数据、写数据选择信息、分页式页面选择信息实现寄存器的快速分页式读写功能。
2.如权利要求1所述的寄存器堆分页式扩展装置，其特征在于：该分页式控制信息集成模块包括目的寄存器高/低使能信息集成模块、目的寄存器选择信号集成模块、源寄存器选择信息集成模块，每个指令行中指令包括多个源寄存器和多个目的寄存器，按照目的寄存器索引及源寄存器索引的编码顺序，将对应于不同运算部件或者数据传输通道的源寄存器和目的寄存器进行编号，经过目的寄存器的高/低使能控制信息集成，表示目的寄存器每个地址数据来源的选择信息集成以及源寄存器选择信息集成，得到该分页式通用寄存器堆的读/写控制信号和分页式控制信息。
3.一种寄存器堆分页式扩展实现方法，其特征在于：该实现方法包括以下步骤：
识别数字信号处理器在每个时钟周期所接收的指令行中的分页式特殊机器码并输出分页式标志信息；
将分页式标志信息与所对应的指令相匹配，并将匹配后的分页式信息分配；
给出外部运算部件及数据传输通道的数据和运算控制信息，根据分配到的分页式信息进行分页式选择同时将分页式选择信息译码并输出；
将译码输出的信息按照目的寄存器、源寄存器编号顺序集成；
通过读写使能信息、读写数据地址信息、写数据、写数据选择信息、分页式页面选择信息实现寄存器的快速分页式读写功能。
4.如权利要求3所述的寄存器堆分页式扩展实现方法，其特征在于：当一个指令行包括的若干条指令中不含有分页式寄存器指定信息时，指令行机器码没有任何改变；当指令行中含有指定信息时，软件编译在原有指令机器码的基础上，再增加1条或者多条分页式通用寄存器特殊机器码，用于携带所有指令指定的分页式信息。
5.如权利要求4所述的寄存器堆分页式扩展实现方法，其特征在于：当指令行中指令含有分页式寄存器指定信息时，每条指令都可以指定使用寄存器所在的分页式通用寄存器堆的页面pi，其中，pi代表扩展页面数目，pi小于等于4。
6.如权利要求5所述的寄存器堆分页式扩展实现方法，其特征在于：指令可以分别指定源寄存器所在的页面和目的寄存器所在的页面。
7.如权利要求4所述的寄存器堆分页式扩展实现方法，其特征在于：增加1条至多条分页式通用寄存器机器码，所增加的机器码包括当前指令行所有指令的分页式寄存器页面指定信息。
8.如权利要求5所述的寄存器堆分页式扩展实现方法，其特征在于：每条指令指定寄存器页面信息时：当指令只需要向分页式通用寄存器堆写入数据，而不需要从分页式通用寄存器堆读取数据时，指定分页式通用寄存器堆写入的页面为：<目的页面0>，<目的页面1>，<目的页面2>，<目的页面3>。
9.如权利要求5所述的寄存器堆分页式扩展实现方法，其特征在于：每条指令指定寄存器页面信息时：当指令不仅需要从分页式通用寄存器堆写入数据，也需要读取数据时，指定分页式通用寄存器堆写入及读取的页面为：<目的页面m、源页面n>，其中m、n的取值范围是[0:3]。
10.如权利要求5所述的寄存器堆分页式扩展实现方法，其特征在于：每条指令指定寄存器页面信息时：当指令需要从多个页面的寄存器读取多个数据并写入到多个页面的多个目的寄存器时，即每条指令含有多个目的寄存器及多个源寄存器时，指定其页面形式为：<目的页面m0，目的页面m1，…目的页面mi，源页面n0，源页面n1，…源页面nj>，其中参数i和j的取值范围是[0:127]，参数m0～mi，n0～nj的取值范围是[0:3]。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410853913.8A CN104572020B (zh) | 2014-12-31 | 2014-12-31 | 一种寄存器堆分页式扩展装置及其实现方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410853913.8A CN104572020B (zh) | 2014-12-31 | 2014-12-31 | 一种寄存器堆分页式扩展装置及其实现方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104572020A CN104572020A (zh) | 2015-04-29 |
| CN104572020B true CN104572020B (zh) | 2017-03-15 |
Family
ID=53088198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410853913.8A Active CN104572020B (zh) | 2014-12-31 | 2014-12-31 | 一种寄存器堆分页式扩展装置及其实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104572020B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110018847B (zh) * | 2018-01-10 | 2021-01-12 | 北京思朗科技有限责任公司 | 可配置寄存器及基于可配置寄存器的数据存取方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1446332A (zh) * | 2000-08-09 | 2003-10-01 | 先进微装置公司 | 用以在扩充寄存器模式下存取扩充寄存器集的中央处理单元及其方法 |
| CN1601462A (zh) * | 2003-09-27 | 2005-03-30 | 英特尔公司 | 处理器的扩展寄存器空间装置和方法 |
| CN101819516A (zh) * | 2010-01-22 | 2010-09-01 | 北京龙芯中科技术服务中心有限公司 | 能够复用浮点操作用构件和向量操作用构件的处理器 |
| CN102117197A (zh) * | 2011-03-04 | 2011-07-06 | 中国电子科技集团公司第三十八研究所 | 高性能通用信号处理器指令分配装置 |
| CN102420984A (zh) * | 2011-11-21 | 2012-04-18 | 西安理工大学 | 一种分像素运动估计中使用数据路由结构的数据分配方法 |
| CN102681820A (zh) * | 2010-12-17 | 2012-09-19 | 三星电子株式会社 | 动态分簇的寄存器堆及使用该寄存器堆的可重构计算装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070204139A1 (en) * | 2006-02-28 | 2007-08-30 | Mips Technologies, Inc. | Compact linked-list-based multi-threaded instruction graduation buffer |
| US8514235B2 (en) * | 2010-04-21 | 2013-08-20 | Via Technologies, Inc. | System and method for managing the computation of graphics shading operations |
-
2014
- 2014-12-31 CN CN201410853913.8A patent/CN104572020B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1446332A (zh) * | 2000-08-09 | 2003-10-01 | 先进微装置公司 | 用以在扩充寄存器模式下存取扩充寄存器集的中央处理单元及其方法 |
| CN1601462A (zh) * | 2003-09-27 | 2005-03-30 | 英特尔公司 | 处理器的扩展寄存器空间装置和方法 |
| CN101819516A (zh) * | 2010-01-22 | 2010-09-01 | 北京龙芯中科技术服务中心有限公司 | 能够复用浮点操作用构件和向量操作用构件的处理器 |
| CN102681820A (zh) * | 2010-12-17 | 2012-09-19 | 三星电子株式会社 | 动态分簇的寄存器堆及使用该寄存器堆的可重构计算装置 |
| CN102117197A (zh) * | 2011-03-04 | 2011-07-06 | 中国电子科技集团公司第三十八研究所 | 高性能通用信号处理器指令分配装置 |
| CN102420984A (zh) * | 2011-11-21 | 2012-04-18 | 西安理工大学 | 一种分像素运动估计中使用数据路由结构的数据分配方法 |
Non-Patent Citations (2)
| Title |
|---|
| 基于数据流图的异构VLIW DSP 分簇方法;邱鹏飞 等;《计算机应用》;20110430;第31卷(第4期);第935-937页 * |
| 高性能通用数字信号处理器指令分配＊;孙立宏 等;《雷达科学与技术》;20140630;第12卷(第3期);第311-314页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104572020A (zh) | 2015-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8473880B1 (en) | Synchronization of parallel memory accesses in a dataflow circuit | |
| CN101849222B (zh) | 使用别名寻址的可变长度指令编码的实现 | |
| CN103250131B (zh) | 包括用于早期远分支预测的影子缓存的单周期多分支预测 | |
| CN103080921B (zh) | 多核处理器系统、同步控制系统、同步控制装置、信息生成方法 | |
| CN108268278A (zh) | 具有可配置空间加速器的处理器、方法和系统 | |
| US20110231616A1 (en) | Data processing method and system | |
| CN1886744B (zh) | 在可扩展的处理器架构中增加高级指令所用的方法和装置 | |
| US20050182916A1 (en) | Processor and compiler | |
| KR20050085299A (ko) | 데이터 프로세싱 시스템용 셀룰러 엔진 | |
| KR20150112774A (ko) | 동적 비순차적 프로세서 파이프라인을 구현하기 위한 방법 및 장치 | |
| US20040162964A1 (en) | Processor capable of switching/reconstituting architecture | |
| TW201342221A (zh) | 用於在多維度陣列中之元件偏移計算的指令 | |
| CN102169427A (zh) | 实施混洗指令的设备、方法和操纵数据操作数的设备 | |
| CN108804137A (zh) | 用于双目的地类型转换、累加和原子存储器操作的指令 | |
| US5119324A (en) | Apparatus and method for performing arithmetic functions in a computer system | |
| US5053986A (en) | Circuit for preservation of sign information in operations for comparison of the absolute value of operands | |
| CN102262611B (zh) | 一种16位的risc cpu系统结构 | |
| CN104020982B (zh) | 具有高效返回预测能力的分支目标缓冲器 | |
| CN104536914B (zh) | 基于寄存器访问标记的相关处理装置和方法 | |
| CN102402418A (zh) | 处理器 | |
| CN109614145B (zh) | 一种处理器核心结构及数据访存方法 | |
| CN105677298B (zh) | 一种将计算机指令中立即数扩展的方法和装置 | |
| CN104572020B (zh) | 一种寄存器堆分页式扩展装置及其实现方法 | |
| US8656376B2 (en) | Compiler for providing intrinsic supports for VLIW PAC processors with distributed register files and method thereof | |
| CN106095393A (zh) | 在回退阶段期间合并部分写结果的系统和方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CB03 | Change of inventor or designer information |
Inventor after: Sun Lihong Inventor after: Guo Erhui Inventor after: Fu Xiulan Inventor after: Song Hejuan Inventor after: Zhou Le Inventor after: Ma Qiang Inventor after: Huang Guanghong Inventor after: Jia Guangshuai Inventor after: Gong Xiaohua Inventor after: Liu Xiaoming Inventor before: Sun Lihong Inventor before: Guo Erhui Inventor before: Fu Xiulan Inventor before: Song Hejuan Inventor before: Zhou Dong Inventor before: Ma Qiang Inventor before: Huang Guanghong Inventor before: Jia Guangshuai Inventor before: Gong Xiaohua Inventor before: Liu Xiaoming |
|
| CB03 | Change of inventor or designer information | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20191022 Address after: 5 / F, airborne center, 38 new area, No. 199, Xiangzhang Avenue, hi tech Zone, Hefei City, Anhui Province 230000 Patentee after: Anhui core Century Technology Co., Ltd. Address before: 230001, 199 camphor Road, hi tech Development Zone, Anhui, Hefei Patentee before: No.38 Inst., China Electronic Sci. & Tech. Group Co. |
|
| TR01 | Transfer of patent right |