CN104408382A - 一种fpga加密的内部实现方法 - Google Patents

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Abstract

本发明涉及通信领域，特别设计FPGA逻辑设计领域，具体指一种FPGA加密的内部实现方法。本发明的FPGA内部包括解密模块及功能模块；其中解密模块负责解密工作，并通过控制信号线与功能模块相连；解密模块通过控制信号线控制功能模块的工作状态，当解密正确之后，解密模块开启功能模块，使功能模块正常工作；功能模块正常工作之后不再进行解密验证。本发明，能够保证降低了FPGA的逻辑占用，提高了系统的系统资源利用率；另外本发明引入配置参数检验，相当于二次解密的过程提高了系统加密的安全性。本发明避免和阻止逻辑代码在FPGA加载过程被捕获、分析及复制的情况，保护了开发者的核心技术，具有广泛的应用前景。

Description

一种FPGA加密的内部实现方法
技术领域
本发明涉及FPGA逻辑设计领域，特别涉及一种FPGA加密实现方法。
背景技术
TDMoIP是通过IP网络来承载TDM业务的接入设备，广泛用于3G/4G传输网络中接入2G业务，实现2G业务的兼容和过渡。CES电路仿真是TDMoIP设备核心技术，由于技术难度非常高，目前全球掌握CES核心技术的公司只有几家。研发公司在研发的CES方案形成TDMoIP系列产品时，如何保护核心技术非常关键。对系统核心技术进行加密也就显得尤为重要，通过对比分析常规加密方案，发现采用的FPGA系统加密及参数配置方法是保护系统核心技术最为有效的方式之一。
FPGA(Field Programmable Gate Array)现场可编程门阵列是最常用的复杂通信系统电路开发方式，CES电路仿真系统通常包含由CPU(Central Processing Unit）中央处理器、SWITCH交换、FPGA现场可编程门阵列，其中CPU主要负责数据处理、SWITCH主要负责上下行数据交换、FPGA主要负责系统逻辑处理。系统上电时，CPU从外部存储器FLASH中读取FPGA逻辑代码，对FPGA进行加载，FPGA正常加载后，系统进入正常工作状态。而现有技术很容易在CPU对FPGA加载过程捕获逻辑代码，进行分析和复制。
目前通过外接加密芯片来实现FPGA的加密，被广泛使用，其原理为：FPGA外接专用加密芯片，如美信DS28E01,当系统上电后，DS28E01会产生一个由密钥、随机数、器件全球唯一识别号及附加数据在内的HASH运算结果，即160位的MAC（消息验证码），同时，FPGA内部也会同安全存储器一样进行包含密钥、随机数、器件识别号及附加数据在内的HASH计算，并产生一个期望的MAC，然后在FPGA内对这两个MAC进行比较，如果一样，则FPGA认为电路“合法”，此时FPGA进入正常工作状态，运行FPGA配置数据中的所有功能；如果两个MAC不一致，FPGA进入非正常状态，只执行部分功能。这种专用加密芯片采用国际通用算法，实现简单，目前被广泛应用。
但是DS28E01不适合CES电路仿真系列产品的参数配置控制，而且很多时候用户只希望对FPGA系统工作进行加密控制，而不需要对所有运行过程进行加密验证，以降低FPGA逻辑占用，提高系统资源利用率，此时现有的FPGA加密方式就不能很好的满足上述要求。
发明内容
本发明的目的是提供一种FPGA加密的内部实现方法 ，只需要在系统运行前进行解密验证，而当解密完成，系统正常工作后，不再进行解密验证，FPGA的逻辑占用少，提高了系统的资源利用率。
基于上述发明目的，提供如下技术方案：
一种FPGA加密的内部实现方法，其中FPGA与加密芯片相连接，并将FPGA的加密信息及配置参数存储与加密芯片中，通过加密芯片与FPGA相互通信，实现FPGA的密码匹配及参数配置。
其中FPGA内部，包括解密模块及功能模块，其工作过程为系统上电后，解密模块的运行指令被加载到FPGA的解密模块中，在FPGA未完成解密工作时，所有FPGA内部的功能模块处于关闭状态，只有当解密模块解密正确之后有解密模块发出一个使能信号，开启功能模块，FPGA才进入正常工作状态，正常工作后，解密模块不再运行，这样只是在系统工作的初期进行解密验证，而且只需要解密模块负责解密工作即可，降低了FPGA的逻辑占用，提高系统资源利用率。
具体的，FPGA内部的功能模块包括，LIU、E1-Deframer /E1-Framer、包封装/包解封装、100/1000Ethenet接口、PHY接口、E1告警接口、CAS信令处理、存储器管理、全局输入处理以及CPU接口。上述功能模块均通过使能信号线与FPGA内部的解密模块相连，当解密模块工作解密未完成或者解密不正确时，上述功能模块都处于关闭状态，只有当解密模块解密正确时，由解密模块发送使能信号到上述模块中，开启上述模块，使整个系统正常工作。
具体的，FPGA内部的解密模块与加密芯片的信号传输关系为：
解密模块通过SCR_TXC向加密芯片发送时钟信号，解密模块通过COMM_DO向加密芯片发送数据信号；
相应的加密芯片通过COMM_DI向解密模块发送数据信号，加密芯片通过SCR_TFS向解密模块发送加密数据头，加密芯片还通过SCR_RXD向解密模块发送加密数据信号；
当解密过程成功后解密模块通过RST-MODE向FPGA内部的功能模块发出使能信号，开启各个功能模块，使之正常工作。
进一步的，FPGA内部的解密过程，包含如下步骤：
（1）、系统上电，RESET复位FPGA与加密芯片；FPGA功能模块使能RST-MODE为低电平，LIU、E1-Deframer /E1-Framer、包封装/包解封装、100/1000Ethenet接口、PHY接口、E1告警接口、CAS信令处理、存储器管理、全局输入处理、CPU接口功能模块处于关闭复位状态。
（2）、加密模块根据外时钟产生解密时钟SCR_TXC，并将该时钟信号传输到加密芯片中；加密芯片密钥在解密时钟SCR_TXC下工作，加密芯片根据自定义的密钥多项式，比如说：X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1结合产品配置ID号，产生加密扰码SCR_RXD；（自定义多项式的算法相对与常用的HASH算更加灵活多变，同时结合产品的配置ID号，作为加密扰码的计算参数，巧妙的解决了系统加密及产品参数识别的双重功效，同时加强了系统加密的安全性）。
（3）、解密模块接收由加密芯片所发出的加密扰码SCR_RXD，经解密多项式X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1，还原出产品配置ID；如果还原出产品配置ID正确，解密处理模块解密成功，FPGA通过COMM_DO向加密芯片发送数据请求读取产品配置信息；如果还原的ID不正确，解密处理模块解密不成功，FPGA各功能模块仍处理关闭复位状态。
（4）、加密芯片通过COMM_DI向解密模块发送产品配置数据（配置数据包括：E1路数、工作模式（汇聚/点对点）、时钟恢复精度等级、工作寄存器默认参数、产品出厂序列ID），解密模块将所接收到的产品配置数据与其中存储的产品配置数据进行匹配验证。
（5）、如果产品配置数据匹配验证成功，FPGA功能模块使能RST-MODE变为高电平，开启FPGA各功能模块，否则FPGA各功能模块仍处于关闭复位状态；产品参数的配置验证过程，相当于系统二次解密的过程，这样的方式增加了系统的加密的可靠性，同时也将产品的配置参数纳入系统的解密验证中，使得针对不同系列的产品的系列知识产权的保护找到有效的管理途径。
（6）、FPGA进入正常工作状态后，系统不再进行解密验证，解密处理模块始终保持FPGA各模块处于开启工作状态。
进一步的，在上述步骤（3）中，在接收由加密芯片所发出的加密扰码SCR_RXD之前，解密模块通过SCR_TFS获取加密芯片所发出的加密数据头，并检测定位加密数据头，定位加密数据头可以更好的确定解密数据信息的内容，避免加密信息的漏检和误检。
与现有技术相比，本发明的有益效果：本发明提供一种FPGA加密的内部实现方法 ，本发明的FPGA内部包括解密模块及功能模块；其中解密模块负责解密工作，并通过控制信号线与功能模块相连；解密模块通过控制信号线控制功能模块的工作状态，当解密正确之后，解密模块开启功能模块，使功能模块正常工作；功能模块正常工作之后不再进行解密验证。本发明，能够保证降低了FPGA的逻辑占用，提高了系统的系统资源利用率；另外本发明引入配置参数检验，相当于二次解密的过程提高了系统加密的安全性。本发明避免和阻止逻辑代码在FPGA加载过程被捕获、分析及复制的情况，保护了开发者的核心技术，具有广泛的应用前景。
本发明的目的是通过加密芯片私有算法加密和参数配置处理，实现系统加密安全可靠的情况下，可向客户开放FPGA逻辑代码，便于设备的更新维护和管理，很好解决了CES电路仿真系列产品知识产权保护和参数配置问题。
附图说明：
图1为FPGA加密系统的模块连接示意图。
图2为FPGA加密模块与加密芯片信号传输示意图。
图3为FPGA内部加密模块和功能模块连接示意图。
图4为FPGA加密流程示意图。
具体实施方式
下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。
本发明的目的是提供一种FPGA加密的内部实现方法 ，只需要在系统运行前进行解密验证，而当解密完成，系统正常工作后，不再进行解密验证，FPGA的逻辑占比小，提高了系统的系统资源利用率。
一种FPGA加密的内部实现方法，如图1所示：其中FPGA与加密芯片相连接，并将FPGA的加密信息及配置参数存储与加密芯片中，通过加密芯片与FPGA相互通信，实现FPGA的密码匹配及参数配置。
其中FPGA内部包括解密模块及功能模块，其工作过程为系统上电后，解密模块的运行指令被加载到FPGA的解密模块中，在FPGA未完成解密工作时，所有FPGA内部的功能模块处于关闭状态，只有当解密模块解密正确之后有解密模块发出一个使能信号，开启功能模块，FPGA才进入正常工作状态，正常工作后，解密模块不再运行，这样只是在系统工作的初期进行解密验证，而且只需要解密模块负责解密工作即可，降低了FPGA的逻辑占比，提高系统资源利用率。
具体的，FPGA内部的功能模块结构，如图2所示，包括，LIU、E1-Deframer /E1-Framer、包封装/包解封装、100/1000Ethenet接口、PHY接口、E1告警接口、CAS信令处理、存储器管理、全局输入处理、CPU接口。上述功能模块均通过使能信号线与FPGA内部的解密模块相连，当解密模块工作解密未完成或者解密不正确时，上述功能模块都处于关闭状态，只有当解密模块解密正确时，由解密模块发送使能信号到上述模块中，开启上述模块，使整个系统正常工作。
具体的，如图3所示，FPGA内部的解密模块与加密芯片的信号传输关系为：
解密模块通过SCR_TXC向加密芯片发送时钟信号，解密模块通过COMM_DO向加密芯片发送数据信号；
相应的加密芯片通过COMM_DI向解密模块发送数据信号，加密芯片通过SCR_TFS向解密模块发送加密数据头，加密芯片还通过SCR_RXD向解密模块发送加密数据信号；
当解密过程成功后解密模块通过RST-MODE向FPGA内部的功能模块发出使能信号，开启各个功能模块，使之正常工作。
进一步的，FPGA内部的解密过程，包含如图4所示的步骤：
（1）、系统上电，RESET复位FPGA与加密芯片；FPGA功能模块使能RST-MODE为低电平，LIU、E1-Deframer /E1-Framer、包封装/包解封装、100/1000Ethenet接口、PHY接口、E1告警接口、CAS信令处理、存储器管理、全局输入处理、CPU接口等功能模块处于关闭复位状态。
（2）、加密模块根据外时钟产生解密时钟SCR_TXC，并将该时钟信号传输到加密芯片中；加密芯片密钥在解密时钟SCR_TXC下工作，加密芯片根据自定义的密钥多项式，比如说：X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1结合产品配置ID号，产生加密扰码SCR_RXD；（自定义多项式的算法相对与常用的HASH算更加灵活多变，同时结合产品的配置ID号，作为加密扰码的计算参数，巧妙的解决了系统加密及产品参数识别的双重功效，同时加强了系统加密的安全性）。
（3）、解密模块接收由加密芯片所发出的加密扰码SCR_RXD，经解密多项式X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1，还原出产品配置ID；如果还原出产品配置ID正确，解密处理模块解密成功，FPGA通过COMM_DO向加密芯片发送数据请求读取产品配置信息；如果还原的ID不正确，解密处理模块解密不成功，FPGA各功能模块仍处理关闭复位状态。
（4）、加密芯片通过COMM_DI向解密模块发送产品配置数据（配置数据包括：E1路数、工作模式（汇聚/点对点）、时钟恢复精度等级、工作寄存器默认参数、产品出厂序列ID），解密模块将所接收到的产品配置数据与其中存储的产品配置数据进行匹配验证。
（5）、如果产品配置数据匹配验证成功，FPGA功能模块使能RST-MODE变为高电平，开启FPGA各功能模块，否则FPGA各功能模块仍处于关闭复位状态；产品参数的配置验证过程，相当于系统二次解密的过程，这样的方式增加了系统的加密的可靠性，同时也将产品的配置参数纳入系统的解密验证中，使得针对不同系列的产品的系列知识产权的保护找到有效的管理途径。
（6）、FPGA进入正常工作状态后，系统不再进行解密验证，解密处理模块始终保持FPGA各模块处于开启工作状态。
进一步的，在上述步骤（3）中，在接收由加密芯片所发出的加密扰码SCR_RXD之前，解密模块通过SCR_TFS获取加密芯片所发出的加密数据头，并检测定位加密数据头，定位加密数据头可以更好的确定解密数据信息的内容，避免加密信息的漏检和误检。
本发明提供一种FPGA加密的内部实现方法 ，本发明的FPGA内部包括解密模块及功能模块；其中解密模块负责解密工作，并通过控制信号线与功能模块相连；解密模块通过控制信号线控制功能模块的工作状态，当解密正确之后，解密模块开启功能模块，使功能模块正常工作；功能模块正常工作之后不再进行解密验证。本发明，能够保证降低了FPGA的逻辑占比，提高了系统的系统资源利用率；另外本发明引入配置参数检验，相当于二次解密的过程提高了系统加密的安全性。本发明避免和阻止逻辑代码在FPGA加载过程被捕获、分析及复制的情况，保护了开发者的核心技术，具有广泛的应用前景。    

Claims (10)

1.一种FPGA加密的内部实现方法，其特征是，FPGA内部包括解密模块及功能模块；
解密模块通过使能控制信号线与功能模块相连；
系统上电后，解密模块通使能过控制信号线关闭功能模块，使FPGA的功能模块处于复位的状态中；
当解密模块解密正确之后，由解密模块通过使能控制信号线发出一个使能信号，开启功能模块，使功能模块正常工作；
功能模块正常工作之后不再进行解密验证。
2.如权利要求1所述的一种FPGA加密的内部实现方法，其特征是，FPGA内部的功能模块包括，LIU、E1-Deframer /E1-Framer、包封装、包解封装、100/1000Ethenet接口、PHY接口、E1告警接口、CAS信令处理、存储器管理、全局输入处理以及CPU接口；上述功能模块均通过使能控制信号线与FPGA内部的解密模块相连。
3.如权利要求1所述的一种FPGA加密的内部实现方法，其特征是，FPGA内部的解密模块与加密芯片的信号控制关系为：
解密模块通过SCR_TXC信号向加密芯片发送时钟信号，解密模块通过COMM_DO向加密芯片发送数据信号；
相应的加密芯片通过COMM_DI向解密模块发送数据信号，加密芯片通过SCR_TFS向解密模块发送加密数据头，加密芯片还通过SCR_RXD向解密模块发送加密数据信号；
当解密过程成功后解密模块通过RST-MODE向FPGA内部的功能模块发出使能信号，开启各个功能模块，使各个功能模块正常工作。
4.如权利要求3所述的一种FPGA加密的内部实现方法，其特征是，所述外部加密芯片为CPLD。
5.如权利要求1至4之一所述的一种FPGA加密的内部实现方法，其特征是，FPGA的加密实现，包括以下步骤：
（1）、系统上电，RESET复位FPGA和加密芯片，FPGA内部加密模块发出使能控制信号关闭FPGA内部的功能模块；
（2）、加密模块根据外时钟产生解密时钟SCR_TXC，并将该时钟信号传输到加密芯片中，加密芯片根据加密算法产生加密扰码SCR_RXD；
（3）、解密模块接收由加密芯片所发出的加密扰码SCR_RXD，进行解密验证；如果解密正确，解密模块通过COMM_DO向加密芯片发送数据请求读取产品配置信息；如果解密不正确，各功能模块仍处理关闭复位状态；
（4）、加密芯片通过COMM_DI向解密模块发送产品配置数据，进行产品配置匹配验证；
（5）如产品配置数据匹配验证成功；解密模块发出使能信号开启功能模块；否则各个功能模块处于关闭状态；
（6）、FPGA进入正常工作状态后，系统不再进行解密验证，解密处理模块始终保持FPGA各模块处于开启工作状态。
6.如权利要求5所述的一种FPGA加密的内部实现方法，其特征是，所述步骤（1）中，FPGA功能模块使能信号RST-MODE为低电平。
7.如权利要求5所述的一种FPGA加密的内部实现方法，其特征是，所述步骤（2）中，加密芯片的加密算法为自定义多项式。
8.如权利要求5所述的一种FPGA加密的内部实现方法，其特征是，所述步骤（2）中加密扰码SCR_RXD的计算参数包括产品配置ID号。
9.如权利要求5所述的一种FPGA加密的内部实现方法，其特征是，所述步骤（4）和（5）中配置数据包括，E1路数、工作模式、时钟恢复精度等级、工作寄存器默认参数以及产品出厂序列ID。
10.如权利要求5所述的一种FPGA加密的内部实现方法，其特征是，所述步骤（6）中，验证成功后，FPGA功能模块使能信号RST-MODE为高电平。
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