CN104361299B - 安全系统、多重安全控制系统及读取位置信息的方法 - Google Patents

Abstract

本发明公开了一种安全系统及其读取位置信息的方法，还公开了由多个该安全系统组成的多重安全控制系统及其读取位置信息的方法。该安全系统包括绝对值编码器、差分电平转换电路以及微控制单元，其中所述微控制单元包括主CPU与协CPU，所述差分电平转换电路分别连接所述绝对值编码器与所述协CPU，所述主CPU与所述协CPU进行通信并执行安全控制。本发明取消现有技术中的FPGA(或专用IC)部分，实现了编码器信号仅通过硬件进行差分电平转换、直连MCU的简单架构，显著降低了成本，提高了物理层的可开发程度。其次在电子安全方面，利用本发明提供的多重安全控制系统，将单一通讯方式拓展成多MCU对多编码器的通讯，达到更高安全等级的架构。

Description

安全系统、多重安全控制系统及读取位置信息的方法

【技术领域】

本发明涉及电子通信技术领域，特别涉及一种安全系统、多重安全控制系统及读取位置信息的方法。

【背景技术】

EnDat通信接口是海德汉公司推出的位置编码器双向数字通信接口，EnDat通信接口主要分为EnDat2.1和EnDat2.2。其中EnDat2.2是在EnDat2.1基础上发展而来的，特别针对于功能安全领域的应用，其可传输绝对式或增量式编码器位置值，也能传输或更新保存在编码器中的信息，还能保存新信息。应当注意的是，下文中提到的EnDat，如无特殊说明均指EnDat2.2。

绝对值编码器由光电码盘的机械位置决定，它不受停电、干扰的影响。而且绝对值编码器由机械位置决定的每个位置是唯一的，它无需记忆，无需找参考点，而且不用一直计数，因此编码器的抗干扰特性、数据的可靠性都非常高。

目前应用EnDat2.2通讯机制，有“差分收发器+FPGA(或专用IC)+安全控制”的解决方案。如图1所示，EnDat2.2串行通信接口采用主从、半双工、同步通信模式，在通信过程中，具备EnDat2.2接口的绝对值编码器是从站，需获取编码器位置信息的后续电子设备是主站，数据传输保持与后续电子设备时钟信号同步。传输的数据类型由后续电子设备的模式指令决定。

如图1所示，位置1和位置2是绝对值编码器内部由位置传感器采集的两路独立的位置信号。这两路位置信号包含的位置值和附加错误码在编码器内部经过EnDat从站，然后通过EnDat协议传给后续电子设备(即EnDat主单元)，这一过程是位置编码器安全系统的基础。EnDat主单元承担多项检测任务，检测编码器和传输器件发生的错误，比较两个位置值，再把EnDat主单元的两个位置值和相互独立的出错信息通过处理器接口提供给控制系统，控制系统通过周期性检测高安全行为的测量系统是否正常。可见，作为EnDat通信的主单元，需要处理较多的数据，在海德汉公司提供的方案中，采用一块专用IC(IntegratedCircuit，集成电路)或单独的FPGA(Field－Programmable Gate Array，现场可编程逻辑门阵列)做数据处理，虽然其处理速度较快，但成本较高，而且其专用型强，物理层无法达到一种相对开发的情况。

【发明内容】

基于此，本发明为解决现有技术存在的问题，提供一种能够简化EnDat2.2安全系统的解决方案，降低成本，同时提高物理层可开发度。本发明实施例的内容如下：

一种安全系统，包括绝对值编码器、差分电平转换电路以及微控制单元，其中，所述微控制单元包括主CPU与协CPU，所述差分电平转换电路分别连接所述绝对值编码器与所述协CPU，所述主CPU与所述协CPU进行通信并执行安全控制。

一种上述安全系统读取位置信息的方法，包括如下步骤：

在需要更新位置信息时，所述主CPU置位信号读取标志；

所述协CPU在接收到所述信号读取标志后，读取所述绝对值编码器的位置数据；

待读取完毕后，所述协CPU对所读取的位置数据进行循环冗余校验码校验；

如果读取的位置数据通过校验，则所述协CPU将读取的位置数据放置于所述主CPU与所述协CPU的交换缓冲区，所述主CPU从所述交换缓冲区中读取所述位置数据；如果读取的位置数据未通过校验，则所述协CPU向所述主CPU发送当前周期位置数据读取失败通知。

本发明实施例为了构建更高安全等级的架构，还提供一种由上述安全系统组成的多重安全控制系统，所述多重安全控制系统至少包括两个所述安全系统；在每一个所述安全系统中设置用于分配所述绝对值编码器的读取控制权的信号主次分配电路；所述信号主次分配电路一端与其自身所处的所述安全系统中的所述差分电平转换电路连接，另一端分别与各个所述安全系统中所述微控制单元的所述协CPU连接；所述信号主次分配电路由其自身所处的所述安全系统中的所述微控制单元使能控制，各个所述微控制单元相互之间进行连接。

优选的，上述多重安全控制系统包括第一安全系统和第二安全系统；所述第一安全系统包括第一绝对值编码器、第一差分电平转换电路、第一信号主次分配电路以及第一微控制单元，所述第一微控制单元包括第一主CPU和第一协CPU；所述第二安全系统包括第二绝对值编码器、第二差分电平转换电路、第二信号主次分配电路以及第二微控制单元，所述第二微控制单元包括第二主CPU和第二协CPU；所述第一绝对值编码器、第一差分电平转换电路、第一信号主次分配电路依次连接，所述第一信号主次分配电路的另一端分别与所述第一协CPU、第二协CPU连接；第二绝对值编码器、第二差分电平转换电路、第二信号主次分配电路依次连接，所述第二信号主次分配电路的另一端分别与所述第一协CPU、第二协CPU连接；所述第一微控制单元与所述第二微控制单元连接。

本发明实施例还提供一种上述多重安全控制系统读取位置信息的方法，包括如下步骤：

在所述第一微控制单元需要读取所述第一绝对值编码器的位置数据时，首先查询所述第二微控制单元是否正在读取所述第一绝对值编码器的位置数据；

若否，则所述第一微控制单元通过所述第一协CPU使能控制所述第一信号主次分配电路，获取读取控制权；

在获取所述读取控制权后，所述第一微控制单元读取所述第一绝对值编码器的位置数据。

本发明取消现有技术中的FPGA(或专用IC)部分，后端由具备独立运行的双核CPU(Central Processing Unit,中央处理器)的MCU(Micro Control Unit，微控制单元)组成，主CPU主要用于处理逻辑，保证系统安装正常的运行；协CPU用于同绝对值编码器通信，两者通过MCU内部资源进行信息交换。这种设计实现了编码器信号仅通过硬件进行差分电平转换、直连MCU的简单架构，显著降低了成本，提高了物理层的可开发程度，使应用层设计多样化。

其次，在电子安全方面，利用本发明提供的多重安全控制系统，将单一通讯方式拓展成多MCU对多编码器的通讯，达到更高安全等级的架构。

【附图说明】

图1为现有的基于EnDat2.2绝对值编码器的一种安全系统的架构图；

图2为本发明实施例中一种安全系统的基本架构图；

图3为本发明实施例中一种安全系统的电路结构图；

图4为本发明实施中主CPU与协CPU之间的同步过程示意图；

图5为本发明实施例中协CPU读取绝对值编码器位置数据的流程示意图；

图6为本发明实施例中多重安全控制系统的结构图；

图7为本发明实施例中信号主次分配电路的示意图；

图8为本发明实施例中MCU_A读取编码器_X位置数据的流程示意图；

图9为本发明实施例中MCU_B读取编码器_X位置数据的流程示意图。

【具体实施方式】

下面结合附图对本发明的内容作进一步的描述。

如图2所示，一种安全系统的基本架构，包括绝对值编码器、差分电平转换电路以及微控制单元(MCU)，其中，所述MCU包括主CPU与协CPU，所述差分电平转换电路分别连接所述绝对值编码器与所述协CPU，所述主CPU与所述协CPU进行通信并执行安全控制。

编码器信号通过差分电平转换电路实现EnDat差分信号与电平信号的相互转换，所述的差分电平转换电路通常使用RS485通信接口或使用类RS485IC(集成电路)实现。

协CPU对编码器信号的处理，实现绝对值编码器与MCU之间的纯硬件连接，节省了专用IC、FPGA等器件。通过协处理的方式，极大地减少对主CPU资源的占用。

图3是本发明安全系统的一个电路结构图，如图3所示，绝对值编码器包括位置传感器和EnDat从站，差分电平转换电路包括RS485通信单元，该RS485通信单元包括数据传输通道和脉冲发送通道，MCU包括双核CPU，主CPU主要用于执行安全控制，协CPU主要用于处理编码器信号，供电电源为安全系统提供工作电源。

参照图2、图3所示的电路原理图，下面说明本发明的安全系统如何读取编码器的位置数据。图4示出了在读取位置数据时，主CPU与协CPU之间的同步过程。如图4所示，当主CPU和协CPU初始化完成后，作为运行主程序的主CPU在需要更新位置数据时，就置位信号读取标志，协CPU在接收到上述标志后，启动绝对值编码器数据读取流程，待读取位置数据完毕后，对所读取的位置数据进行CRC(Cyclic Redundancy Check，循环冗余校验码)，如果读取的位置数据通过校验，则协CPU将读取的位置数据放置在主CPU与协CPU的交换缓冲区，主CPU就可以从该交换缓冲区中读取位置数据。如果读取的位置数据无法通过CRC校验，则通知主CPU当前周期位置数据读取失败。例如，当读取的位置数据无法通过CRC校验时，协CPU设置读取错误标志，主CPU接收该读取错误标志后就可以得知当前周期位置数据读取失败，根据应用层的设计可选择是否重新传输位置数据。

一般的，在绝对值编码器位置数据读取过程中，传输的位置数据类型(包括位置值、参数或诊断信息等)由后续电子设备发送至绝对值编码器的模式指令控制。每个模式指令包括3Bit，为保证通信发送的可靠性，每Bit均采用冗余发送(反相或冗余)，所以完整的模式指令共有6Bit。在功能安全的应用中，一般会用到的模式指令如下表：

协CPU在收到上述EnDat信号读取标志后，就开始读取绝对值编码器的位置数据。

在一种具体实施方式中，协CPU读取绝对值编码器的位置数据的过程包括如下步骤：

所述协CPU向绝对值编码器发送同步脉冲信号；

待两个完整的同步脉冲信号发送完毕后，所述协CPU向所述绝对值编码器发送模式指令；

待所述模式指令发送完毕后，所述协CPU接收绝对值编码器根据所述模式指令返回的位置数据。

具体的，参照图5，协CPU首先通过RS485通信单元中的脉冲发送通道向绝对值编码器发送同步脉冲信号，根据EnDat2.2协议的要求，待两个完整的同步脉冲信号发送完毕后，协CPU开始同时通过数据传输通道发送6Bit的模式指令，传输完毕后，协CPU进入接收模式，接收绝对值编码器返回的位置数据。在一种具体实施方式中，待绝对值编码器返回位置数据时，协CPU立即依据模式指令(或者依据返回的通讯数据量，因为模式指令和返回的通讯数据量是对应的)发出相应预设长度的同步脉冲信号，同时接收绝对值编码器返回的位置数据。当绝对值编码器返回的位置数据接收完毕，相应的预设长度的同步脉冲信号发送停止，即脉冲的发送与位置数据的接收是同步的。

如果接收的位置数据通过CRC校验，则协CPU采纳该位置数据，且将该位置数据放置在交换缓冲区；如若接收的位置数据无法通过CRC校验，协CPU则丢弃该位置数据，并通知主CPU当前周期位置数据读取失败。

综合上述内容，本发明对EnDat2.2通讯的物理层结构进行了极大的简化，取消了FPGA(或专用IC)专用器件的使用，节约了成本，同时简化中间级FPGA(或专用IC)后为类EnDat2.2通讯的兼容整合提供了可能性。另外，在Endat2.2通信机制中，对同步脉冲数量有严格限制，数据据发送完毕后，需要立马停止脉冲信号，并将脉冲信号拉高，主CPU已有的功能模块(如SPI、UART等)很难实现上述功能，如采用主CPU本身模拟上述资源，也需要很多占用很多CPU资源，与安全应用场合不符。因此本发明采用的主、协CPU同步处理的模式，极大地提高了安全控制的可靠性。

利用本发明的安全系统还可以架构多重安全控制系统，所述多重安全控制系统至少包括两个安全系统，在每一个安全系统中设置信号主次分配电路；所述信号主次分配电路一端与其自身所处的安全系统中的差分电平转换电路连接，另一端分别与各个安全系统MCU中的协CPU连接。信号主次分配电路由其自身所处的安全系统中的MCU使能控制，各个MCU相互之间进行连接。

下面以两个安全系统为例，构建多重安全控制系统。

如图6所示，该多重安全控制系统包括第一安全系统和第二安全系统，其中第一安全系统包括第一绝对值编码器(简记为编码器_X)、第一差分电平转换电路(简记为差分电平转换电路X)、第一信号主次分配电路(简记为信号主次分配电路X)以及第一微控制单元(简记为MCU_A)，MCU_A包括第一主CPU和第一协CPU；第二安全系统包括第二绝对值编码器(简记为编码器_Y)、第二差分电平转换电路(简记为差分电平转换电路Y)、第二信号主次分配电路(简记为信号主次分配电路Y)以及第二微控制单元(简记为MCU_B)，MCU_B包括第二主CPU和第二协CPU；编码器_X、差分电平转换电路X、信号主次分配电路X依次连接，信号主次分配电路X的另一端分别第一协CPU、第二协CPU连接；编码器_Y、差分电平转换电路Y、信号主次分配电路Y依次连接，信号主次分配电路Y的另一端分别与第一协CPU、第二协CPU连接；MCU_A与MCU_B连接，相互进行通讯。

信号主次分配电路是一个逻辑缓冲电路，该信号主次分配电路的使能端由其所处安全系统的MCU控制。参照图7，图7中所示的信号主次分配电路仅以带使能信号的同相器作简单表示，其中有高电平使能和低电平使能两种互斥的同相器，以保证使能信号不能同时有效。在本实施例中，对于编码器_X，MCU_A通过使能控制信号主次分配电路X，使其拥有与编码器_X通讯的绝对主导权。当MCU_A与编码器_X通讯时，会通过信号主次分配电路X切断MCU_B对编码器_X的联系，使之无法与编码器_X进行通讯。同时MCU_A可以知会MCU_B其正在进行对编码器_X的通讯，避免MCU_B与编码器_X的通讯失败报出故障。当MCU_A未与编码器_X进行通讯时，MCU_B可通过信号主次分配电路X获得与编码器_X的联系，可与编码器_X进行通讯。MCU_B能否与编码器_X进行通讯，决定于MCU_A是否与编码器_X通讯，因此，通过信号主次分配电路X，MCU_B拥有编码器_X的次级通讯权。

同理对于编码器_Y，MCU_B拥有与其通讯的绝对主导权，MCU_A能否与编码器_Y的通讯，决定于MCU_B是否与编码器_Y通讯，通过信号主次分配电路Y，MCU_A拥有编码器Y的次级通讯权。

通过上述的多重安全控制系统，可以实现将不同MCU采集到的同一编码器的位置数据进行比较、同一MCU对不同编码器采集的位置数据进行计算比较，极大地提高采集位置数据的准确性。

同时，各个MCU之间相互还可进行实时监视和校检，多重确认目前系统的工作状态。

下面继续以图6、图7所示的多重安全控制系统为例，描述多重安全控制系统如何读取位置数据。

图8为MCU_A读取编码器_X位置数据的流程示意图；在MCU_A需要读取编码器_X的位置数据时，首先查询MCU_B是否正在读取编码器_X的位置数据，如MCU_B处于读取状态，则等待MCU_B读取完毕后再启动读取流程；如果MCU_B没有进行通信，则直接启动读取流程。

当MCU_A启动读取流程时，首先通过第一协CPU使能控制信号主次分配电路X，获取读取控制权，在该实施方式中，将Enable(使能)信号置高电平，使MCU_B无法获取读取控制权，然后再开始正常的EnDat通信，读取编码器_X的位置数据。

较佳的，MCU_A获取编码器_X的读取控制权后，向MCU_B发送正在读取通知，知会MCU_B其正在读取编码器_X的位置数据；在读取完毕后，Disable读取信号，即将Enable信号置低电平，将读取控制权分配给MCU_B，并且向MCU_B发送读取完毕通知，知会MCU_B其未处于读取编码器_X位置数据的状态。

进一步的，如图9所示，在MCU_B需要读取编码器_X的位置数据时，首先查询MCU_A是否正在读取编码器_X的位置数据，如MCU_A处于读取状态，等待MCU_A读取完毕后再启动读取流程；如果MCU_A没有读取编码器_X的位置数据，则MCU_B直接启动读取流程。

当MCU_B启动读取流程后，首先向MCU_A发送请求信息，通信告知MCU_A其需要读取编码器_X的位置数据，MCU_A根据该请求信息返回相应的确认信息，MCU_B接收到该确认信息后，便开始正常的EnDat通信，读取编码器_X的位置数据。较佳的，在读取完毕后，MCU_B向MCU_A发送读取完毕通知，通信告知MCU_A本次读取过程结束。

MCU_A、MCU_B读取编码器Y的位置数据同样参照上述的方法，利用上述方法，MCU_A、MCU_B均可获取编码器_X和编码器_Y的位置数据，然后将两个MCU采集到的同一编码器的位置数据进行计算比较、或者同一MCU对两个编码器采集的位置数据进行计算比较，最终获取准确的位置数据，极大地提高系统采集数据的可靠性。

基于多路绝对值编码器的信号与FPGA或CPU的通讯交互均有唯一性，目前市场上所谓的支持多路绝对值编码器的安全控制系统，在使用时仅能连接其中一路，这种方式实际上仅仅支持单路的结构，在安全方面应用非常有局限性。利用本发明提供的多重安全控制系统，则可以实现同时连接、分时复用，利用本发明拓展成多MCU对多编码器的通讯，达到更高安全等级的架构。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种安全系统，其特征在于，包括绝对值编码器、差分电平转换电路以及微控制单元，其中，所述微控制单元包括主CPU与协CPU，所述差分电平转换电路分别连接所述绝对值编码器与所述协CPU，所述主CPU与所述协CPU进行通信并执行安全控制；

所述主CPU用于在需要更新位置信息时，置位信号读取标志；

所述协CPU用于在接收到所述信号读取标志后，读取所述绝对值编码器的位置数据；待读取完毕后，所述协CPU对所读取的位置数据进行循环冗余校验码校验；如果读取的位置数据通过校验，则所述协CPU将读取的位置数据放置于所述主CPU与所述协CPU的交换缓冲区，所述主CPU从所述交换缓冲区中读取所述位置数据；如果读取的位置数据未通过校验，则所述协CPU向所述主CPU发送当前周期位置数据读取失败通知。

2.一种权利要求1所述的安全系统读取位置信息的方法，其特征在于，包括如下步骤：

在需要更新位置信息时，所述主CPU置位信号读取标志；

所述协CPU在接收到所述信号读取标志后，读取所述绝对值编码器的位置数据；

待读取完毕后，所述协CPU对所读取的位置数据进行循环冗余校验码校验；

如果读取的位置数据通过校验，则所述协CPU将读取的位置数据放置于所述主CPU与所述协CPU的交换缓冲区，所述主CPU从所述交换缓冲区中读取所述位置数据；如果读取的位置数据未通过校验，则所述协CPU向所述主CPU发送当前周期位置数据读取失败通知。

3.根据权利要求2所述的安全系统读取位置信息的方法，其特征在于，所述协CPU读取所述绝对值编码器的位置数据的过程包括如下步骤：

所述协CPU向绝对值编码器发送同步脉冲信号；

待两个完整的同步脉冲信号发送完毕后，所述协CPU向所述绝对值编码器发送模式指令；

待所述模式指令发送完毕后，所述协CPU接收所述绝对值编码器根据所述模式指令返回的位置数据。

4.根据权利要求3所述的安全系统读取位置信息的方法，其特征在于，所述协CPU接收所述绝对值编码器根据所述模式指令返回的位置数据的过程包括如下步骤：

所述协CPU根据所述模式指令确定同步脉冲信号的预设长度；

当所述绝对值编码器根据所述模式指令返回位置数据时，所述协CPU向所述绝对值编码器发送同步脉冲信号；

当预设长度的同步脉冲信号发送完毕，所述协CPU停止接收所述绝对值编码器根据所述模式指令返回位置数据。

5.一种由权利要求1所述的安全系统组成的多重安全控制系统，其特征在于，所述多重安全控制系统至少包括两个所述安全系统；在每一个所述安全系统中设置用于分配所述绝对值编码器的读取控制权的信号主次分配电路；所述信号主次分配电路一端与其自身所处的所述安全系统中的所述差分电平转换电路连接，另一端分别与各个所述安全系统中所述微控制单元的所述协CPU连接；所述信号主次分配电路由其自身所处的所述安全系统中的所述微控制单元使能控制，各个所述微控制单元相互之间进行连接。

6.根据权利要求5所述的多重安全控制系统，其特征在于，所述多重安全控制系统包括第一安全系统和第二安全系统；所述第一安全系统包括第一绝对值编码器、第一差分电平转换电路、第一信号主次分配电路以及第一微控制单元，所述第一微控制单元包括第一主CPU和第一协CPU；所述第二安全系统包括第二绝对值编码器、第二差分电平转换电路、第二信号主次分配电路以及第二微控制单元，所述第二微控制单元包括第二主CPU和第二协CPU；所述第一绝对值编码器、第一差分电平转换电路、第一信号主次分配电路依次连接，所述第一信号主次分配电路的另一端分别与所述第一协CPU、第二协CPU连接；第二绝对值编码器、第二差分电平转换电路、第二信号主次分配电路依次连接，所述第二信号主次分配电路的另一端分别与所述第一协CPU、第二协CPU连接；所述第一微控制单元与所述第二微控制单元连接。

7.一种权利要求6所述的多重安全控制系统读取位置信息的方法，其特征在于，包括如下步骤：

在所述第一微控制单元需要读取所述第一绝对值编码器的位置数据时，首先查询所述第二微控制单元是否正在读取所述第一绝对值编码器的位置数据；

若否，则所述第一微控制单元通过所述第一协CPU使能控制所述第一信号主次分配电路，获取读取控制权；

在获取所述读取控制权后，所述第一微控制单元读取所述第一绝对值编码器的位置数据。

8.根据权利要求7所述的多重安全控制系统读取位置信息的方法，其特征在于，包括如下步骤：

所述第一微控制单元获取所述读取控制权后，向所述第二微控制单元发送正在读取通知；在读取所述第一绝对值编码器的位置数据完毕后，所述第一微控制单元将所述读取控制权分配给所述第二微控制单元，并且向所述第二微控制单元发送读取完毕通知。

9.根据权利要求8所述的多重安全控制系统读取位置信息的方法，其特征在于，还包括如下步骤：

在所述第二微控制单元需要读取所述第一绝对值编码器的位置数据时，首先查询所述第一微控制单元是否正在读取所述第一绝对值编码器的位置数据；

若否，则所述第二微控制单元向所述第一微控制单元发送请求信息；

当所述第二微控制单元接收到所述第一微控制单元根据所述请求信息返回的确认信息后，所述第二微控制单元读取所述第一绝对值编码器的位置数据。

10.根据权利要求9所述的多重安全控制系统读取位置信息的方法，其特征在于，还包括如下步骤：

所述第二微控制单元读取所述第一绝对值编码器的位置数据完毕后，向所述第一微控制单元发送读取完毕通知。