CN104316867B - 高性能测试向量生成方法及生成器 - Google Patents

Abstract

本发明提供了一种高性能测试向量生成方法及生成器，包括码生成模块以及进位链模块；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q1…Qn作为高性能测试向量生成器的码输出端。本发明中，测试码(即测试向量)的位数越大，其跳变率降低的幅度越大，且本发电路简单，功耗小，易于模块化，易于码位扩展；进一步地，本发明生成码低跳变，全状态，故障覆盖率高，易于硬件和软件实现，也易于可编程器件实现。

Description

高性能测试向量生成方法及生成器

技术领域

本发明涉及测试码(即测试向量)生成技术，尤其涉及一种高性能测试向量生成方法及生成器。

背景技术

集成电路(IC，Integrated Circuit)产业是国民经济和社会发展基础性、先导性产业，是培育战略性新兴产业、推动信息化与工业化深度融合的核心与基础，是转变经济发展方式、调整产业结构、保障国家信息安全的重要支撑。目前，我国集成电路产业与世界发达国家之间仍存在不小差距，近几年虽已取得长足发展，形成了设计业、制造业、封装业、测试业相互支持、共同发展的局面。但是，对于刚刚提速的国内半导体产业来说，其测试能力相对于IC设计、制造、封装，是薄弱的一环。众所周知，集成电路内建自测试(BIST，Built-InSelf-Test)环节是大规模、超大规模以及SOC(System on a Chip)、SOPC(System OnProgrammable Chip)芯片设计的必要组成部分，作为测试环节最重要的部件——测试向量生成器(TPG，Test Pattern Generator)目前主要采用线性移位寄存器技术。由于涉及故障覆盖率、功耗、硬件开销以及码位扩展等问题，测试向量生成技术一直都是业界研究热点。本发明相对于现有技术来说，其电路简单，功耗低，硬件开销小且易于码位扩展；其生成的码全状态，跳变低，故障覆盖率高，是BIST技术实用化不可多得的一款TPG。

本发明由国家自然基金项目“低相关区m子序列理论与构造研究”(61372094)、“基于m序列的非线性m子序列研究”(61071001)资助。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种高性能测试向量生成方法及生成器。

根据本发明提供的一种高性能测试向量生成器，包括码生成模块以及进位链模块；

码生成模块含有：码输出端Q₁...Q_n，级进位输出端c_o1...c_o(k-1)，输入端c_i1...c_ik，时钟端clk；

进位链模块含有：输出端y₁...y_k-1，输入端x₁...x_k-1；

码生成模块级进位输出c_o1...c_o(k-1)依次与进位链模块输入端x₁...x_k-1连接，码生成模块输入端c_i2...c_ik依次与进位链模块输出y₁...y_k-1连接，c_i1接高电平+Vcc；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q₁...Q_n作为高性能测试向量生成器的码输出端；

n表示测试码位数，k表示码单元级数；

码生成模块包括k级码单元，其中，各级码单元时钟端clk_u，u＝1，2，...，k-1，k，连接在一起，构成码生成模块时钟端clk，下标u表示第u级；各级码单元状态输出端按序构成码生成模块码输出端Q₁...Q_n；除最高级码单元外，其它各级码单元进位输出端c_o按序构成码生成模块级进位输出端c_o1...c_o(k-1)；各级码单元输入端c_i按序构成码生成模块输入端c_i1...c_ik。

优选地，所述k级码单元含有作为码单元的双码单元；双码单元包括：双码单元触发器电路、双码单元状态转换控制电路以及双码单元进位输出电路；

双码单元触发器电路包括触发器1’以及触发器2’；触发器1’以及触发器2’的时钟输入端并接在一起，与码单元时钟端clk_u连接；触发器1’的数据输入端D与双码单元触发器电路输入端D₁连接，触发器2’的数据输入端D与双码单元触发器电路输入端D₂连接；触发器1’的状态输出端Q与双码单元触发器电路状态端Q₁连接，触发器2’的状态输出端Q与双码单元触发器电路状态端Q₂连接；双码单元触发器电路状态端Q₁、Q₂分别与双码单元状态转换控制电路的输入端t₁、t₂连接；触发器1’的输入端D₁、触发器2’的输入端D₂分别与双码单元状态转换控制电路的输出端z₁、z₂连接；

双码单元状态转换控制电路包括复合逻辑门1”以及复合逻辑门2”；双码单元状态转换控制电路有三个输入端t₁、t₂和c_i，两个输出端z₁、z₂，其中，输入端c_i作为双码单元状态转换控制电路的控制输入端c_i；复合逻辑门1”是触发器1’的控制电路，复合逻辑门1”的三个输入端a₁、a₂、a₃分别与双码单元状态转换控制电路三个输入t₁、c_i、t₂连接，复合逻辑门1”的输出端与z₁连接；复合逻辑门2”是触发器2’的控制电路，复合逻辑门2”的三个输入端b₁、b₂、b₃分别与双码单元状态转换控制电路三个输入t₂、c_i、t₁连接，复合逻辑门2”的输出端与z₂连接；

双码单元进位输出电路的输入端p₁、p₂分别与双码单元触发器电路的状态端Q₁、Q₂连接，双码单元进位输出电路的输出端作为进位输出端c_o。

优选地，所述k级码单元还含有作为码单元的单码单元；单码单元包括：单码单元触发器电路、单码单元状态转换控制电路；

单码单元触发器电路的时钟端与码单元时钟端clk_u连接，单码单元触发器电路的输入端D与单码单元状态转换控制电路的输出端z连接，单码单元中触发器状态输出端Q与单码单元触发器电路的状态输出端Q₁连接，Q₁又与单码单元状态转换控制电路的输入端t连接；单码单元状态转换控制电路有两个输入端t和c_i，一个输出端z，单码单元状态转换控制电路包括复合逻辑门3”，复合逻辑门3”的两个输入端a₁、a₂分别与单码单元状态转换控制电路的输入端t、c_i连接，复合逻辑门3”的输出端与单码单元状态转换控制电路的输出端z连接；

单码单元作为奇数位测试向量生成器多级码单元中的最高一级码单元。

优选地，进位链模块包括多级控制门；各级控制门的输出端按序依次与进位链模块的输出端y₁、y₂、...y_k-1连接，各级控制门因在进位链模块所处级数不同，输入个数亦不同，第j级控制门有j个输入信号，1≤j＜k，分别与进位链模块输入端x₁...x_j依次连接，最高一级控制门有k-1个输入端，分别与进位链模块的输入端x₁、x₂、...x_k-1连接。

优选地，当码的位数n为偶数时，码生成模块由个双码单元组成；

当码的位数n为奇数时，码生成模块由个码单元组成，其中双码单元个、单码单元1个。

优选地，双码单元状态转换控制电路有三个输入信号t₁、t₂和c_i，两个输出信号z₁、z₂，双码单元状态转换控制电路的输入、输出关系分别如式(1)、(2)：

单码单元状态转换控制电路有两个输入t和c_i，一个输出z，单码单元状态转换控制电路的输入、输出关系如式(3)：

式(1)、(2)、(3)中，·表示逻辑与运算；+表示逻辑或运算；t₁、t₂、c_i及t为码单元状态转换控制电路输入信号，为t₂、c_i、t的非。

优选地，双码单元触发器电路的特性方程：

单码单元触发器电路的特性方程：

其中t₁取自双码单元触发器电路状态端Q₁，t₂取自双码单元触发器电路状态端Q₂，t取自单码单元触发器电路的状态输出端Q₁，由式(4)、(5)、(6)得到式(7)、(8)、(9)；

双码单元的状态转换方程：

单码单元的状态转换方程：

式中：含有上标n的为触发器现状态，含有上标n+1的为触发器次状态，j＝1或2，Q₁、Q₂表示双码、单码单元触发器电路中触发器状态；

对于式(7)、(8)，c_i为0时，双码单元电路状态保持不变；c_i为1时，得到(10)、(11)两式：

由(10)、(11)两式可知，c_i为1时，双码单元电路完成了状态循环转换，双码单元触发器电路状态端Q₂Q₁输出两位循环码，循环码是跳变最低的码，故双码单元生成两位跳变最低码；Q₂、Q₁表示双码单元触发器电路中触发器2’、1’状态；

对于(9)式，当c_i为0时，单码单元电路状态保持不变，c_i为1时，得到(12)式，此时单码单元电路状态翻转：

比较式(4)、(5)与式(7)、(8)能够得知，在双码单元中，只要将双码单元触发器电路的状态输出Q₁、Q₂作为双码单元状态转换控制电路的输入，与t₁、t₂相连，双码单元就能实现循环转换；

双码单元电路中，进位输出c_o：

由于双码单元内部状态循环转换，输出的是两位循环码；由(13)式得知，双码单元电路在状态端Q₂Q₁为“10”状态时产生进位输出。

优选地，第j级控制门的输入取输入x₁...x_j，输出y_j与输入x₁...x_j关系如下：

y_j＝x₁·x₂···x_j，1≤j＜k (14)

式(14)描述了进位链模块中各级控制门输出与输入间是与逻辑关系；为了使电路在低跳变转换的同时，具有电路简单且易于扩展特点，要将码生成模块各级进位输出c_o1...c_o(k-1)，对应作为进位链模块的输入x₁...x_k-1，于是得到(15)式：

y_j＝c_o1·c_o2···c_oj，1≤j＜k (15)

(15)式说明了只有各级码单元进位输出c_o1...c_oj同时有效时，进位链模块输出y_j才有效。

根据本发明提供的一种高性能测试向量生成方法，利用上述的高性能测试向量生成器生成测试码(即测试向量)。

与现有技术相比，本发明具有如下的有益效果：

本发明中，测试码的位数越大，其跳变率降低的幅度越大，且本发明电路简单，功耗小，易于模块化，易于码位扩展；进一步地，本发明生成码低跳变，全状态，故障覆盖率高，易于硬件和软件实现，也易于可编程器件实现。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是本发明一个实施例提供的高性能TPG结构图；

图2是本发明一个实施例提供的高性能TPG偶码生成模块结构图；

图3是本发明一个实施例提供的高性能TPG奇码生成模块结构图；

图4是本发明一个实施例提供的高性能TPG双码单元逻辑电路图；

图5是本发明一个实施例提供的高性能TPG单码单元逻辑电路图；

图6是本发明一个实施例提供的高性能TPG进位链模块逻辑电路图；

图7是本发明实施例提供的十位高性能TPG；

图8是本发明实施例提供的九位高性能TPG；

图中：

1001：双码单元；

1002：单码单元；

1003：双码单元触发器电路；

1004：双码单元状态转换控制电路；

1005：双码单元进位输出电路；

1006：复合逻辑门1”；

1007：复合逻辑门2”；

1008：单码单元触发器电路；

1009：单码单元状态转换控制电路；

1010：复合逻辑门3”；

1011：第1级控制门；

1012：第2级控制门；

1013：最高级(k-1级)控制门；

1014：十位高性能TPG码生成模块逻辑电路；

1015：十位高性能TPG进位链模块逻辑电路；

1016：九位高性能TPG码生成模块逻辑电路；

1017：九位高性能TPG进位链模块逻辑电路。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。

为了克服目前集成电路内建自测试TPG之不足，本发明提供一种高性能TPG及生成方法。本发明提供的高性能TPG由码生成模块和进位链模块组成。如图1所示，码生成模块含有码输出端Q₁...Q_n，级进位输出端c_o1...c_o(k-1)，输入端c_i1...c_ik，时钟端clk。进位链模块含有进位链输出端y₁...y_k-1，输入端x₁...x_k-1。其中，n均指测试码位数；k均指高性能TPG内部码单元级数。

码生成模块与进位链模块连接关系如图1所示。其中，码生成模块级进位输出c_o1...c_o(k-1)依次与进位链模块输入端x₁...x_k-1连接，码生成模块输入端c_i2...c_ik依次与进位链模块输出y₁...y_k-1连接，c_i1接高电平+Vcc；码生成模块时钟端clk就是高性能TPG的时钟端，码生成模块码输出端Q₁...Q_n是高性能TPG码输出端。

码生成模块由多级码单元组成，如图2、3所示。各级码单元时钟端clk_u(u＝1，2，...，k-1，k)连接在一起，构成模块时钟端clk，也是TPG时钟端；各级码单元状态输出端按序构成码生成模块码输出端Q₁...Q_n；除最高级码单元外，其它各级码单元进位输出端c_o按序构成码生成模块级进位输出端c_o1...c_o(k-1)；各级码单元输入端cx按序构成码生成模块输入端c_i1...c_ik。

码单元有双码单元和单码单元。双码单元电路如图4，对外有一个控制输入端c_i、一个时钟端clk_u、一个进位输出端c_o及两位状态输出端Q₁、Q₂，内部包括触发器电路、状态转换控制电路和进位输出电路。双码单元触发器电路输入端D₁、D₂分别与其状态转换控制电路输出z₁、z₂连接，触发器电路状态输出端Q₁、Q₂分别与状态转换控制电路输入t₁、t₂连接。双码单元进位输出电路的两个输入端p₁、p₂与触发器电路状态输出端Q₁、Q₂分别连接。

图4双码单元触发器电路由触发器1’、触发器2’构成。两位触发器的时钟输入端并接在一起，与码单元时钟端clk_u连接；触发器1’数据输入端D与触发器电路输入端D₁连接，触发器2’数据输入端D与触发器电路输入端D2连接；触发器1’的Q端与触发器电路状态端Q₁连接，触发器2’的Q端与触发器电路状态端Q₂连接。

图4双码单元状态转换控制电路有三个输入端t₁、t₂和c_i，两个输出端z₁、z₂，它由两个复合逻辑门组成。复合逻辑门1”是触发器1’的控制电路，它的三个输入端a₁、a₂、a₃分别与状态转换控制电路三个输入t₁、c_i、t₂连接，输出与z₁连接。复合逻辑门2”是触发器2’的控制电路，它的三个输入端b₁、b₂、b₃分别与状态转换控制电路三个输入t₂、c_i、t₁连接，输出与z₂连接。

图5是单码单元逻辑电路图。该单元有一个控制输入端c_i、一个时钟端clk_u、一位状态输出端Q₁，内部只有一位触发器和对应状态转换控制电路。其中，触发器时钟端与单元时钟clk_u连接，触发器输入端D与状态转换控制电路输出z连接，触发器状态输出端Q₁与状态转换控制电路输入t连接；状态转换控制电路有两个输入端t和c_i，一个输出端z，它由复合逻辑门3”组成。复合逻辑门3”的两个输入端a₁、a₂分别与状态转换控制电路输入t、c_i连接，输出与z连接。一般单码单元只作为奇码TPG的最高位，无进位输出电路。

进位链模块由多级控制门组成，如图6所示，它有输出端y₁、y₂、...y_k-1，有输入端x₁、x₂、...x_k-1。各级控制门的输出按序依次与进位链模块输出端y₁、y₂、...y_k-1连接，各级控制门因在进位链模块所处位置(级数)不同，输入个数亦不同，第j(1≤j＜k)级控制门有j(1≤j＜k)个输入信号，分别与进位链模块输入端x₁...x_j依次连接，最高一级(k-1级)控制门有k-1个输入端，分别与进位链模块输入端x₁、x₂、...x_k-1连接。

下面对本发明进行更为具体地描述。

高性能TPG由码生成模块和进位链模块两大部分组成，如图1所示。码生成模块产生测试码(即测试向量)，由k个码单元组成k级码生成模块。模块中各级码单元时钟端并接在一起受模块时钟clk控制，各级码单元进位输出端c_o构成模块级进位输出端c_o1...c_o(k-1)，各级码单元状态输出端Q₁、Q₂构成模块码输出端Q₁...Q_n，各级码单元控制输入端c_i构成模块级输入端c_i1...c_ik。

码单元有双码单元和单码单元，当码的位数n为偶数时，码生成模块由个双码单元组成，如图2所示；当n为奇数时，则由个码单元组成，其中双码单元个、单码单元一个，如图3所示。

双码单元电路如图4所示。它有进位输出端c_o，有状态输出端Q₁、Q₂，有控制输入端c_i，有时钟输入端clk_u。双码单元由两位触发器组成同步循环码计数器，内部包括触发器、状态转换控制电路和进位输出电路；单码单元电路如图5所示，内部只有一位触发器和对应状态转换控制电路。单码单元只作为奇码TPG的最高级，故没有进位输出电路。

双码、单码单元中状态转换控制电路都是用于控制触发器状态作特定转换。其中，双码单元状态转换控制电路有三个输入信号t₁、t₂和c_i，两个输出信号z₁、z₂，根据高性能TPG低跳变要求，借助布尔代数，得到其输入、输出关系分别如式(1)、(2)：

单码单元状态转换控制电路有两个输入t和c_i，一个输出z，其输入、输出关系如式(3)：

式(1)、(2)、(3)中，“·”表示逻辑与运算；“+”表示逻辑或运算；t₁、t₂、c_i及t为码单元状态转换控制电路输入信号，为t₂、c_i、t的非。

状态转换控制电路控制触发器状态作低跳变转换，故其输出送给触发器作为输入，于是得到各触发器特性方程。

双码单元触发器电路的特性方程：

单码单元触发器电路的特性方程：

式(4)、(5)、(6)表达了码单元电路状态转换与其控制电路输入t₁、t₂、c_i及t之间关系。双码单元要实现低跳变转换，就得要建立电路状态转换与现状态之间特定转换关系，其中t₁取自Q₁，t₂取自Q₂，t取自Q₁，由式(4)、(5)、(6)得到式(7)、(8)、(9)。

双码单元的状态转换方程：

单码单元的状态转换方程：

式中：为触发器现状态，为触发器次状态，j＝1或2。Q₂、Q₁表示双码、单码单元电路中触发器状态

对于式(7)、(8)，c_i为0时，双码单元电路状态保持不变；c_i为1时，得到(10)、(11)两式：

由(10)、(11)两式可知，c_i为1时，该电路完成了状态循环转换，Q₂Q₁输出两位循环码。循环码是跳变最低的码，故双码单元生成两位跳变最低码。

对于(9)式，当c_i为0时，单码单元电路状态保持不变，c_i为1时，得到(12)式，此时单码单元电路状态翻转：

比较式(4)、(5)与式(7)、(8)可知，只要将触发器状态输出Q₁、Q₂作为状态转换控制电路输入，与t₁、t₂相连，双码单元就能实现循环转换。

在图4所示双码单元电路中，进位输出c_o：

由于双码单元内部状态循环转换，输出的是两位循环码。由(13)式知，该电路在“10“状态时产生进位输出。

高性能TPG产生的测试码不仅要求低跳变，还要求对应电路简单。为此，进位链模块采用最简电路产生进位链信号，用于链接码生成模块中各级码单元。进位链模块内部由k-1个进位链控制门组成k-1级进位链模块，除最高一级码单元外，其它每级码单元都对应一个进位链控制门。进位链模块有进位链输出y₁···y_(k-1)，有输入x₁···x_(k-1)，如图6所示。第j(1≤j＜k)级进位链控制门输入取模块输入x₁···x_j，输出y_j与输入x₁···x_j关系如下：

y_j＝x₁·x₂···x_j，1≤j＜k (14)

式(14)描述了进位链模块中各级进位链控制门输出与模块输入间是“与“逻辑关系。为了使电路在低跳变转换的同时，具有电路简单且易于扩展特点，要将码生成模块各级进位输出c_o1···c_o(k-1)，对应作为进位链模块输入x₁···x_k-1，于是得到(15)式：

y_j＝c_o1·c_o2···c_oj，1≤j＜k (15)

(15)式说明了只有各级码单元进位输出c_o1...c_oj(1≤j＜k)同时有效时，进位链输出y_j(1≤j＜k)才有效。若用y_j去控制高一级码单元输入c_i(j+1)，那么(15)式阐述了该码的构成体制。为便于说明，不妨把每级码单元输出的码称为一个码片，那么k个码片按序组成测试码。由于c_oj(1≤j＜k)是码生成模块中各级码单元进位输出，也就是码片计数基数，同时y_j与c_o1...c_oj(1≤j＜k)是“与“逻辑关系，y_j就是各码片的权。所以，双码基数是4，权是4^j(1≤j＜k)。y_j(1≤j＜k)作为进位链输出信号，链接码生成模块中1到j级码单元与高一级码单元，最终构成n位TPG。

由上述可知，该测试码双码片内部是无权循环码，码片之间依次按“权”进位，故称该码为准循环码。

本发明单码片、双码片以及准循环码构成规律如表1。

表1 单码片、双码片及准循环码构成表

由表1知，本发明产生的测试码(即测试向量)其构成规律具有3个特点。其一，整个码由多码片链接构成；其二，码片有权；其三，码片内部是无权循环码。由于特有的构成规律，本发明码跳变率与现有技术相比大大降低。对于n位奇码，由个码片链接，在码的一个周期转换中，有四分之三的转换是单bit跳变，余下转换中的四分之三码转换是两bit跳变，依次类推。奇码一个周期中最大跳变只有两次，且为个bit跳变。对于n位偶码，共有个码片，其中，有四分之三码的转换是单bit跳变，余下转换中的四分之三码转换是两bit跳变，依次类推，最大跳变有四次，且为个bit跳变。相对于现有技术，本发明的最大优势表现在：测试码的位数越大，其跳变率降低的幅度越大。表2列出了移位码与本发明码跳变率比较情况。

表2 移位码与本发明码跳变率表

与现有电路结构最简单的移位寄存器型TPG相比，本发明在Cyclone FPGA中实现的开销(使用LE数目)与移位寄存器型TPG相同，如表3所示。这表明本发明电路亦简单，硬件开销低，不失为理想的集成电路BIST TPG。

表3 移位型TPG与本发明TPG在Cyclone FPGA(EP3C10E144C8)芯片中实现的资源开销表

综上所述，本发明提供的高性能TPG电路简单，功耗小，易于模块化，易于码位扩展；本发明生成码低跳变，全状态，故障覆盖率高，易于硬件和软件实现，也易于可编程器件实现。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (8)

1.一种高性能测试向量生成器，其特征在于，包括码生成模块以及进位链模块；

码生成模块含有：码输出端Q₁...Q_n，级进位输出端c_o1...c_o(k-1)，输入端c_i1...c_ik，时钟端clk；

进位链模块含有：输出端y₁...y_k-1，输入端x₁...x_k-1；

码生成模块级进位输出c_o1...c_o(k-1)依次与进位链模块输入端x₁...x_k-1连接，码生成模块输入端c_i2...c_ik依次与进位链模块输出y₁...y_k-1连接，c_i1接高电平+Vcc；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q₁...Q_n作为高性能测试向量生成器的码输出端；

n表示测试码位数，k表示码单元级数，其中，测试码即测试向量；

码生成模块包括k级码单元，其中，各级码单元时钟端clk_u，u＝1，2，...，k-1，k，连接在一起，构成码生成模块时钟端clk，下标u表示第u级；各级码单元状态输出端按序构成码生成模块码输出端Q₁...Q_n；除最高级码单元外，其它各级码单元进位输出端c_o按序构成码生成模块级进位输出端c_o1...c_o(k-1)；各级码单元输入端c_i按序构成码生成模块输入端c_i1...c_ik；

所述k级码单元含有作为码单元的双码单元；双码单元包括：双码单元触发器电路、双码单元状态转换控制电路以及双码单元进位输出电路；

双码单元触发器电路包括触发器1’以及触发器2’；触发器1’以及触发器2’的时钟输入端并接在一起，与码单元时钟端clk_u连接；触发器1’的数据输入端D与双码单元触发器电路输入端D₁连接，触发器2’的数据输入端D与双码单元触发器电路输入端D₂连接；触发器1’的状态输出端Q与双码单元触发器电路状态端Q₁连接，触发器2’的状态输出端Q与双码单元触发器电路状态端Q₂连接；双码单元触发器电路状态端Q₁、Q₂分别与双码单元状态转换控制电路的输入端t₁、t₂连接；双码单元触发器电路输入端D₁、D₂分别与双码单元状态转换控制电路的输出端z₁、z₂连接；

双码单元状态转换控制电路包括复合逻辑门1”以及复合逻辑门2”；双码单元状态转换控制电路有三个输入端t₁、t₂和c_i，两个输出端z₁、z₂，其中，输入端c_i作为双码单元状态转换控制电路的控制输入端c_i；复合逻辑门1”是触发器1’的控制电路，复合逻辑门1”的三个输入端a₁、a₂、a₃分别与双码单元状态转换控制电路三个输入t₁、c_i、t₂连接，复合逻辑门1”的输出端与z₁连接；复合逻辑门2”是触发器2’的控制电路，复合逻辑门2”的三个输入端b₁、b₂、b₃分别与双码单元状态转换控制电路三个输入t₂、c_i、t₁连接，复合逻辑门2”的输出端与z₂连接；

双码单元进位输出电路的输入端p₁、p₂分别与双码单元触发器电路的状态端Q₁、Q₂连接，双码单元进位输出电路的输出端作为进位输出端c_o。

2.根据权利要求1所述的高性能测试向量生成器，其特征在于，所述k级码单元还含有作为码单元的单码单元；单码单元包括：单码单元触发器电路、单码单元状态转换控制电路；

单码单元触发器电路的时钟端与码单元时钟端clk_u连接，单码单元触发器电路的输入端D与单码单元状态转换控制电路的输出端z连接，单码单元触发器电路中触发器状态输出端Q与单码单元触发器电路的状态输出端Q₁连接，单码单元触发器电路的状态输出端Q₁又与单码单元状态转换控制电路的输入端t连接；单码单元状态转换控制电路有两个输入端t和c_i，一个输出端z，单码单元状态转换控制电路包括复合逻辑门3”，复合逻辑门3”的两个输入端a₁、a₂分别与单码单元状态转换控制电路的输入端t、c_i连接，复合逻辑门3”的输出端与单码单元状态转换控制电路的输出端z连接；

单码单元作为奇位测试向量生成器多级码单元中的最高一级码单元。

3.根据权利要求1所述的高性能测试向量生成器，其特征在于，进位链模块包括多级控制门；各级控制门的输出端按序依次与进位链模块的输出端y₁、y₂、…y_k-1连接，各级控制门因在进位链模块所处级数不同，输入个数亦不同，第j级控制门有j个输入信号，1≤j＜k，分别与进位链模块输入端x₁…x_j依次连接，最高一级控制门有k-1个输入端，分别与进位链模块的输入端x₁、x₂、…x_k-1连接。

4.根据权利要求1所述的高性能测试向量生成器，其特征在于，当码的位数n为偶数时，码生成模块由个双码单元组成；

当码的位数n为奇数时，码生成模块由个码单元组成，其中双码单元个、单码单元1个。

5.根据权利要求4所述的高性能测试向量生成器，其特征在于，双码单元状态转换控制电路有三个输入信号t₁、t₂和c_i，两个输出信号z₁、z₂，双码单元状态转换控制电路的输入、输出关系分别如式(1)、(2)：

$\left\{\begin{array}{cc}{z}_1=c_i\·\stackrel{\‾}{t_2}+\stackrel{\‾}{c_i}\·t_1& \left(1\right)\\ z_2=c_i\·t_1+\stackrel{\‾}{c_i}\·t_2& \left(2\right)\end{array}\right.$

单码单元状态转换控制电路有两个输入t和c_i，一个输出z，单码单元状态转换控制电路的输入、输出关系如式(3)：

$z=c_i\·\stackrel{\‾}{t}+\stackrel{\‾}{c_i}\·t---\left(3\right)$

式(1)、(2)、(3)中，·表示逻辑与运算；+表示逻辑或运算；t₁、t₂、c_i及t为码单元状态转换控制电路输入信号，为t₂、c_i、t的非。

6.根据权利要求2所述的高性能测试向量生成器，其特征在于，

双码单元触发器电路的特性方程：

$\left\{\begin{array}{cc}{Q}_1^{n+1}=z_1=c_i\·\stackrel{\‾}{t_2}+\stackrel{\‾}{c_i}\·t_1& \left(4\right)\\ Q_2^{n+1}=z_2=c_i\·t_1+\stackrel{\‾}{c_i}\·t_2& \left(5\right)\end{array}\right.$

单码单元触发器电路的特性方程：

$Q_1^{n+1}=z=c_i\·\stackrel{\‾}{t}+\stackrel{\‾}{c_i}\·t---\left(6\right)$

其中t₁取自双码单元触发器电路状态端Q₁，t₂取自双码单元触发器电路状态端Q₂，t取自单码单元触发器电路的状态输出端Q₁，由式(4)、(5)、(6)得到式(7)、(8)、(9)；

双码单元的状态转换方程：

$\left\{\begin{array}{cc}{Q}_1^{n+1}=c_i\·{\stackrel{\‾}{Q}}_2^n+\stackrel{\‾}{c_i}\·Q_1^n& \left(7\right)\\ Q_2^{n+1}=c_i\·Q_1^n+\stackrel{\‾}{c_i}\·Q_2^n& \left(8\right)\end{array}\right.$

单码单元的状态转换方程：

$Q_1^{n+1}=c_i\·{\stackrel{\‾}{Q}}_1^n+\stackrel{\‾}{c_i}\·Q_1^n---\left(9\right)$

式中：含有上标n的为触发器现状态，含有上标n+1的为触发器次状态，j＝1或2，Q₂、Q₁表示双码、单码单元电路中触发器状态；

对于式(7)、(8)，c_i为0时，双码单元电路状态保持不变；c_i为1时，得到(10)、(11)两式：

$\left\{\begin{array}{cc}{Q}_1^{n+1}={\stackrel{\‾}{Q}}_2^n& \left(10\right)\\ Q_2^{n+1}=Q_1^n& \left(11\right)\end{array}\right.$

由(10)、(11)两式可知，c_i为1时，双码单元电路完成了状态循环转换，双码单元触发器电路状态端Q₂Q₁输出两位循环码，循环码是跳变最低的码，故双码单元生成两位跳变最低码；

含有上标n的为双码单元触发器电路中触发器1’、2’现状态，含有上标n+1的为触发器1’、2’次状态，Q₁、Q₂表示双码单元电路中触发器1’、2’状态；

对于(9)式，当c_i为0时，单码单元电路状态保持不变，c_i为1时，得到(12)式，此时单码单元电路状态翻转：

$Q_1^{n+1}={\stackrel{\‾}{Q}}_1^n---\left(12\right)$

含有上标n、n+1的分别为单码单元触发器电路中触发器现状态和次状态；

比较式(4)、(5)与式(7)、(8)能够得知，在双码单元中，只要将双码单元触发器电路的状态输出Q₁、Q₂作为双码单元状态转换控制电路的输入，与t₁、t₂相连，双码单元就能实现循环转换；

双码单元电路中，进位输出c_o：

$c_o=Q_2\·{\stackrel{\‾}{Q}}_1---\left(13\right)$

由于双码单元内部状态循环转换，输出的是两位循环码；由(13)式得知，双码单元电路在状态端Q₂Q₁为“10”状态时产生进位输出。

7.根据权利要求3所述的高性能测试向量生成器，其特征在于，

第j级控制门的输入取输入x₁...x_j，输出y_j与输入x₁...x_j关系如下：

y_j＝x₁·x₂…x_j，1≤j＜k (14)

式(14)描述了进位链模块中各级控制门输出与输入间是与逻辑关系；为了使电路在低跳变转换的同时，具有电路简单且易于扩展特点，要将码生成模块各级进位输出c_o1...c_o(k-1)，对应作为进位链模块的输入x₁...x_k-1，于是得到(15)式：

y_j＝c_o1·c_o2…c_oj，1≤j＜k (15)

(15)式说明了只有各级码单元进位输出c_o1…c_oj同时有效时，进位链模块输出y_j才有效。

8.一种高性能测试向量生成方法，其特征在于，利用权利要求1至7中任一项所述的高性能测试向量生成器生成测试码，其中，测试码即测试向量。