CN104133777A - 一种共享存储系统及其使用方法 - Google Patents
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Abstract
本发明提供了一种共享存储系统及其使用方法，包括：第一SATA协议解析模块接收CPU发送的SATA指令进行解析；链路仲裁模块将SATA指令逐一发送至地址映射模块；地址映射模块，确定该SATA指令中指示存储的地址空间为NandFlash，将SATA指令发送至PCIe硬核；确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块。PCIe硬核对地址映射模块发来的SATA指令进行封装，并发送至NandFlash控制器；第二SATA协议解析模块对地址映射模块发来的SATA指令进行封装，并发送至硬盘。本发明实现了存储体的合理异构，存储资源的合理分配。
Description
技术领域
本发明涉及计算机技术领域，特别涉及一种共享存储系统及其使用方法。
背景技术
现有技术中不存在多CPU共享存储的技术。大部分高性能计算领域仍然采用一个CPU对一块硬盘的设计方式，或者采用内存条代替硬盘与CPU相连的设计方式。
现有技术的不足在于：
服务器存在较多CPU时，采用一个CPU对一块硬盘的设计方式，一个CPU带一块硬盘，则需要较多的硬盘，而一台高性能服务器带几百个硬盘，会使服务器体积庞大，存储资源过剩，是不合理的。而采用内存条代替硬盘与CPU相连的设计方式，不仅耗资巨大，而且资源不能灵活合理分配。
并且采用普通机械硬盘搭建多CPU共享存储系统，由于机械硬盘寻道时间长，速率低，无法满足众多CPU对数据读取速率的要求。
发明内容
本发明提出了一种共享存储系统及其使用方法，用以共享存储，实现存储资源的动态合理分配，提高了存储资源利用率。
本发明实施例中提供了一种共享存储系统，包括：至少一个第一SATA指令解析模块、链路仲裁模块、地址映射模块、第二SATA协议解析模块、以及PCIe硬核；其中：
第一SATA协议解析模块，用于分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
链路仲裁模块，用于将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
地址映射模块，用于接收链路仲裁模块发来的SATA指令，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；其中，所指示存储的地址空间是分配给发出SATA指令的CPU的地址空间；
PCIe硬核，用于与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
第二SATA协议解析模块，用于与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
本发明实施例中提供了一种共享存储系统的使用方法，包括以下步骤：
第一SATA协议解析模块分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
链路仲裁模块将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
地址映射模块接收链路仲裁模块发来的SATA指令，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；其中，所指示存储的地址空间是分配给发出SATA指令的CPU的地址空间；
PCIe硬核与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
第二SATA协议解析模块与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘或内存条。
本发明的有益效果为：
现有共享存储指采用一个CPU带一块硬盘的设计方式，导致服务器带较多个硬盘，会使服务器体积庞大，存储资源过剩。即使采用内存条代替硬盘与CPU相连的设计方式，也存在耗资巨大，且资源不能灵活合理分配的问题。并且，采用普通机械硬盘搭建多CPU共享存储系统，由于机械硬盘寻道时间长，速率低，无法满足众多CPU对数据读取速率的要求。
本发明提供的技术方案中，第一SATA协议解析模块接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；链路仲裁模块将SATA指令逐一发送至地址映射模块；地址映射模块，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；该指示存储的地址空间是分配给发出SATA指令的CPU的地址空间。PCIe硬核对地址映射模块发来的SATA指令进行封装，并发送至NandFlash控制器；第二SATA协议解析模块对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
采用本发明实施例中提供的技术方案，在存储时，将NandFlash与硬盘结合使用，可根据不同CPU需求存储在不同的存储介质中，实现存储体的合理异构，实现了存储资源的合理分配，提高了存储资源利用率。
附图说明
下面将参照附图描述本发明的具体实施例，其中：
图1为本发明实施例中提供的共享存储系统的结构示意图。
图2为本发明实施例中提供的共享存储系统的第一实施例的结构示意图。
图3为本发明实施例中提供的共享存储系统使用方法的流程示意图。
具体实施方式
为了使本发明的技术方案及优点更加清楚明白，以下结合附图对本发明的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本发明的一部分实施例，而不是所有实施例的穷举。
发明人在发明过程中注意到：
现在市场不存在多CPU共享存储的技术，大部分高性能计算领域仍然采用一个CPU对一块硬盘的设计方式，以此来平衡CPU的高带宽和硬盘的低存取速率之间的差距。相应的技术如：RAID控制器，PCIe switch扩展硬盘接口。如果一个服务器有几百个CPU，按照现有技术，一个CPU带一块硬盘，则需要几百个硬盘，一台高性能服务器带几百个硬盘，会使服务器体积庞大，存储资源过剩，是不合理的。而为了使整机运算速度快，体积小，采用内存条代替硬盘与CPU相连的设计方式，不仅耗资巨大，而且资源不能灵活合理分配。
并且采用普通机械硬盘搭建多CPU共享存储系统，由于机械硬盘寻道时间长，速率低，无法满足众多CPU对数据读取速率的要求。
针对上述不足，本发明实施例中提供了一种共享存储系统及其使用方法，下面进行说明。
图1为本发明实施例中提供的共享存储系统的结构示意图。如图1所示，可以包括至少一个第一SATA指令解析模块(如图1所示，标记为1011、1012至101N)、链路仲裁模块(如图1所示，标记为102)、地址映射模块(如图1所示，标记为103)、第二SATA协议解析模块(如图1所示，标记为104)、以及PCIe硬核(如图1所示，标记为105)；其中：
第一SATA协议解析模块，用于分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
链路仲裁模块，用于将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
地址映射模块，用于接收链路仲裁模块发来的SATA指令，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；其中，所指示存储的地址空间是分配给发出SATA指令的CPU的地址空间；
PCIe硬核，用于与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
第二SATA协议解析模块，用于与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
具体实施中，可以采用更高速的存储介质替代机械硬盘。NandFlash可以满足高速和容量可线性扩展的要求。
NandFlash作为存储地址空间，读取速度比普通机械硬盘有很大提高，可以很好的解块共享存储系统硬盘IO瓶颈问题。可以为本发明实施例提供首选存储地址空间。目前市场上已经有为NandFlash设计的文件系统YAFFS。也有厂家专门生产NandFlash控制器。利用现有的NandFlash控制器可以简单快捷的实现对高性能云服务器共享存储系统性能的优化和提升。
由于NandFlash的特殊性，不需要支持SATA的NCQ(Native CommandQueuing，原生命令队列)操作，所以需要操作系统禁止NCQ模式。在SATA协议解析模块中也不需要实现与NCQ有关的功能，大大降低了SATA协议以及模块的设计难度。除此之外，操作系统需要依据NandFlash容量和各个CPU的需求，为每个CPU动态的分配存储空间。
具体实施中，本发明实施例中地址映射模块，可以管理一张地址映射表，该地址映射表不但可以实现多CPU共享一块NandFlash，还支持多CPU共享多块NandFlash控制器。同时，该地址映射模块还可以根据不同CPU的需求选择不同的存储介质。对于经常执行读操作的CPU，选用Flash类型的存储体，对于经常执行写操作的CPU，选用硬盘或内存条存储，实现存储体的合理异构。
具体实施中，链路仲裁模块可以选择严格优先序的、轮转的或加权轮转的仲裁方案对SATA指令进行选取，实现对不同优先级CPU的仲裁。链路仲裁模块还可以对SATA指令序别排队缓存，根据SATA指令到达时间先后和各个CPU优先级的不同，依次轮询或加权轮询每一个存储有SATA指令的队列，取出指令并发送给地址映射模块做处理。即可在高性能计算多CPU共享存储的背景下，通过链路仲裁模块，实现对不同优先级CPU的存取操作的控制。使优先级较高的CPU可以更快速的进行数据的存取操作。
实施中，第一SATA协议解析模块还可以用于接收到CPU发送的SATA指令时，对SATA指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至链路仲裁模块。
具体实施中，CPU和存储介质之间是串行进行数据交互的。串行的数据一来频率太高无法处理，再有就是都经过了编码和加扰操作，所以从CPU接收到的SATA指令可能无法直接进行处理，因此，需对接收到的SATA指令进行串并转换，将串行数据变为并行数据，并进行8b/10b编码转换以及解扰操作，这样才能得到可处理的SATA指令，然后将其发送至链路仲裁模块。
实施中，第一SATA协议解析模块还可以用于对CPU发送的SATA指令进行标识；地址映射模块还可以用于根据所述标识确定发出SATA指令的CPU的地址空间。
具体实施中，第一SATA协议解析模块可以对接收到的SATA指令通过打包的方式来进行标识，也可以用标记CPU的ID号的方式来进行标识，其目的是为了标记是由哪个CPU发送的指令。标识过的SATA指令传送到地址映射模块后，地址映射模块就可以知道是哪个CPU的SATA指令，及对应哪个地址空间。
第一SATA协议解析模块可以通过SATA接口与CPU互联，SATA接口符合SATA3.0规范，可以实现与各种支持SATA3.0规范的处理器互联，本发明实施例可以使用Intel Xeon E3处理器。
实施中，地址映射模块还可以用于通过修改SATA指令的地址域，将其映射到分配给该CPU的地址空间的方式来在SATA指令中指示存储的地址空间。
实施中，第二SATA协议解析模块还可以用于在接收到地址映射模块发来的SATA指令时，将SATA指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
具体实施中，按照协议规范，CPU和存储介质之间是串行进行数据交互的。因此，需将SATA指令进行串并转换，将并行数据变为串行数据，并进行8b/10b编码转换以及加扰操作，返回给硬盘。
实施中，PCIe硬核还可以用于在接收到地址映射模块发来的SATA指令时，将SATA指令通过PCIe硬核封装后，发送至NandFlash。
具体实施中，在发送至NandFlash之前，可以先发送至NandFlash控制器。NandFlash控制器可以选用忆恒创源PBlaze3PCIe加速卡，与本发明实施例中的共享存储系统通过PCIe接口连接，另一端依据NandFlash标准接口连接Nandflash，其中包含高效的ECC算法。NandFlash控制器依据PICe硬核输入的控制信息要求，基于NandFlash数据存取规范，实现Flash的擦除和读写操作。将相应数据和状态信息通过寄存器返回给PCIe硬核。其中，响应结果可以包括：数据和状态信息。
具体实施中，NandFlash控制器连接NandFlash存储阵列，可通过位扩展的方式增加存储容量，这种做法需要修改NandFlash控制器的地址位宽。也可将一个NandFlash控制器与NandFlash存储阵列看成一组NandFlash对，复制多个NandFlash对，通过地址映射模块将多个CPU与多个NandFlash对进行映射。还可以利用PBlaze3加速卡，通过匹配不同类型琴键组成38种容量。这三种手段都可以灵活的增加系统的存储容量，实现存储资源的优化配置。
实施中，PCIe硬核还可以用于在接收到NandFlash发来的响应结果后，将响应结果进行解析，发送至地址映射模块。
实施中，第二SATA协议解析模块还可以用于接收到硬盘发来的响应结果后，将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至地址映射模块。
具体实施中，如上所述，按照协议规范，CPU和存储介质之间是串行进行数据交互的。因此，需将响应结果进行串并转换，将并行数据变为串行数据，并进行8b/10b编码转换以及加扰操作，返回给地址映射模块。
实施中，地址映射模块还可以用于通过修改响应结果的地址域，将其反映射到分配给该CPU的地址空间的方式来在响应结果中指示响应的地址空间。
具体实施中，地址映射模块可通过地址反映射，找出其对应的CUP，并可通过打包的方式来进行标识，也可以用标记CPU的ID号的方式来进行标识后，发送给链路仲裁模块。
实施中，第二SATA协议解析模块还可以用于对硬盘发送的响应结果进行标识；地址映射模块还可以用于根据所述标识确定接收响应结果的CPU。
实施中，PCIe硬核还可以用于对NandFlash发送的响应结果进行标识；地址映射模块还可以用于根据所述标识确定接收响应结果的CPU。
具体实施中，地址映射模块将接收到的SATA指令中的地址域进行地址映射后发送给PCIe硬核或第二SATA协议解析模块，PCIe硬核或第二SATA协议解析模块本身会将响应结果传回给地址映射模块，然后地址映射模块在对这个响应结果中的地址域修改后进行地址反映射，再传给链路仲裁模块。其中，地址映射与地址反映射是一个互为相反的过程，可以都在地址映射模块上完成。
实施中，第一SATA协议解析模块还可以用于在接收到链路仲裁模块的发来的响应结果后，将该响应结果进行串并转换，8b/10b编码转换以及加扰操作，将其发送至CPU。
实施中，第一SATA协议解析模块、仲裁模块、地址映射模块、第二SATA协议解析模块以及PCIe硬核在FPGA(Field-Programmable Gate Array，现场可编程门阵列)上实现。
为了描述的方便，以上所述数据存储系统的各部分以功能分为各种部件或单元分别描述。当然，在实施本发明时可以把各部件或单元的功能在同一个或多个软件或硬件中实现。
下面结合一个具体的实施示例来进行说明。
如图2所示，当第一SATA协议解析模块接收到其互联的CPU发来的SATA指令时，首先将SATA指令进行串并转换，8b/10b编码转换以及解扰操作，得到可处理的SATA指令；然后通过打包的方式对SATA指令进行标识，来标记是由哪个CPU发送的SATA指令；其次当地址映射模块不空闲时，暂存SATA指令；当地址映射模块空闲时，将该SATA指令发送至链路仲裁模块；接着，仲裁模块根据优先序的、轮转的或加权轮转的仲裁方案对SATA指令解析模块发来的SATA指令进行仲裁，按照该仲裁结果逐一发送至地址映射模块；然后地址映射模块根据标识确定发出SATA指令的CPU的地址空间，通过修改SATA指令的地址域，将其映射到分配给该CPU的地址空间的方式来在SATA指令中指示存储的地址空间；该指示存储的地址可以为NandFlash、硬盘；如该指示存储的地址可以为NandFlash，将SATA指令发送至PCIe硬核；如该指示存储的地址可以为硬盘或内存条，将SATA指令发送至第二SATA协议解析模块。
PCIe硬核将SATA指令进行PCIe硬核封装后可以发送至NandFlash控制器。NandFlash控制器接收到SATA指令后，解析出CPU对应的地址空间，发送至NandFlash进行存储，并返回一个响应结果至地址映射模块。
第二SATA协议解析模块将SATA指令进行串并转换，8b/10b编码转换以及加扰操作后发送至硬盘。硬盘接收到SATA指令后，返回一个响应结果至地址映射模块。
地址映射模块接收PCIe硬核或第二SATA协议解析模块发送的响应结果，通过对这个响应结果中的地址域修改后进行地址反映射，其中，地址映射与地址反映射是一个互为相反的过程；确定响应结果中指示的CPU，并对该CPU的ID进行标识，发送至链路仲裁模块。
仲裁模块根据响应结果中指示的CPU的ID，将响应结果发送至与相应CPU互联的第一SATA协议解析模块；
第一SATA协议解析模块将响应结果进行串并转换，8b/10b编码转换以及加扰操作后，将其发送至对应的CPU。至此完成一次完整的交互。
基于同一发明构思，本发明实施例中还提供了一种共享存储系统的使用方法，由于该使用方法的原理与一种共享存储系统相似，因此该方法的实施可以参见数据存储系统的实施，重复之处不再赘述。
图3为本发明实施例中共享存储系统的使用流程示意图，如图所示，可以包括如下步骤：
步骤301、第一SATA协议解析模块分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
步骤302、链路仲裁模块将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
步骤303、判断地址映射模块接收的SATA指令指示存储的地址空间；
步骤304、若指示存储的地址空间为NandFlash，则将SATA指令发送至PCIe硬核；
步骤305、PCIe硬核与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
步骤306、若指示存储的地址空间为硬盘，则将SATA指令发送至第二SATA协议解析模块；
步骤307、第二SATA协议解析模块与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
实施中，第一SATA协议解析模块接收到CPU发送的SATA指令时，还可以包括：对SATA指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至链路仲裁模块。
实施中，第一SATA协议解析模块对CPU发送的SATA指令进行标识；地址映射模块根据所述标识确定发出SATA指令的CPU的地址空间。
实施中，地址映射模块通过修改SATA指令的地址域，将其映射到分配给该CPU的地址空间的方式来在SATA指令中指示存储的地址空间。
实施中，第二SATA协议解析模块在接收到地址映射模块发来的SATA指令时，还可以包括：将SATA指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
实施中，PCIe硬核在接收到地址映射模块发来的SATA指令时，还可以包括：将SATA指令通过PCIe硬核封装后，发送至NandFlash。
实施中，PCIe硬核在接收到NandFlash发来的响应结果后，还可以包括：将响应结果进行解析，发送至地址映射模块。
实施中，第二SATA协议解析模块接收到硬盘发来的响应结果后，还可以包括：将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至地址映射模块。
实施中，地址映射模块通过修改响应结果的地址域，将其反映射到分配给该CPU的地址空间的方式来在响应结果中指示响应的地址空间。
实施中，第二SATA协议解析模块对硬盘发送的响应结果进行标识；地址映射模块根据所述标识确定接收响应结果的CPU。
实施中，PCIe硬核对NandFlash发送的响应结果进行标识；地址映射模块根据所述标识确定接收响应结果的CPU。
实施中，第一SATA协议解析模块在接收到链路仲裁模块的发来的响应结果后，还可以包括：将该响应结果进行串并转换，8b/10b编码转换以及加扰操作，将其发送至CPU。
实施中，第一SATA协议解析模块、仲裁模块、地址映射模块、第二SATA协议解析模块以及PCIe硬核在FPGA上实现。
具体实施中，SATA指令和响应结果都可以是以帧的形式存在。
实施中，在物理层对SATA指令或响应结果进行串并转换，8b/10b编码转换。
实施中，在链路层对SATA指令或响应结果进行加解扰操作。
实施中，在链路层对SATA指令进行CRC校验。
实施中，在链路层对SATA指令的发送及接收进行流控。
实施中，在传输层上，接收到从链路层发来的帧；检查帧头以及长度，若丢弃错误的帧时，告知链路层。
实施中，在传输层上，接收到从网络层发来的帧；检查帧头以及长度，若丢弃错误的帧时，告知网络层。
实施中，在传输层上，接收到从网络层发来的SATA指令；将SATA指令按照指令中指示存储的地址空间，映射到分配给该CPU的地址空间。
实施中，在传输层上，接收到从链路层发来的响应结果；将响应结果按照地址空间的标识，映射到发出响应结果的NandFlash或硬盘对应的CPU的地址空间。
实施中，在网络层上，对传输层接收到的SATA指令进行标识；发送至链路仲裁模块。
实施中，在网络层上，接收到从链路仲裁模块发来的响应结果；发送至传输层。
本发明实施例中提供的系统和方法，采用NANDFlash代替机械硬盘，可以大大缩短数据读取速率，提高存储系统性能。利用FPGA实现多CPU共享NandFlash，填补了高性能计算领域多CPU共享硬盘的空白。两者的结合使用，平衡了CPU和硬盘的带宽差距，弥补了硬盘的IO存取瓶颈。实现了存储资源的动态合理分配，提高了存储资源利用率。
以上实施例仅用以说明本发明的技术方案，而非对其进行限制。因此，在不背离本发明的精神及其实质的情况下，本领域技术人员可作出各种改变、替换和变型。很显然，但这些改变、替换和变型都应涵盖于本发明权利要求的保护范围之内。
Claims (36)
1.一种共享存储系统，其特征在于，包括：至少一个第一SATA指令解析模块、链路仲裁模块、地址映射模块、第二SATA协议解析模块、以及PCIe硬核；其中：
第一SATA协议解析模块，用于分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
链路仲裁模块，用于将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
地址映射模块，用于接收链路仲裁模块发来的SATA指令，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；其中，所指示存储的地址空间是分配给发出SATA指令的CPU的地址空间；
PCIe硬核，用于与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
第二SATA协议解析模块，用于与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
2.如权利要求1所述的系统，其特征在于，所述第一SATA协议解析模块进一步用于接收到CPU发送的SATA指令时，对SATA指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至链路仲裁模块。
3.如权利要求1所述的系统，其特征在于，所述第一SATA协议解析模块进一步用于对CPU发送的SATA指令进行标识；
所述地址映射模块进一步用于根据所述标识确定发出SATA指令的CPU的地址空间。
4.如权利要求1所述的系统，其特征在于，所述地址映射模块进一步用于通过修改SATA指令的地址域，将其映射到分配给该CPU的地址空间的方式来在SATA指令中指示存储的地址空间。
5.如权利要求1所述的系统，其特征在于，所述第二SATA协议解析模块进一步用于在接收到地址映射模块发来的SATA指令时，将SATA指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
6.如权利要求1所述的系统，其特征在于，所述PCIe硬核进一步用于在接收到地址映射模块发来的SATA指令时，将SATA指令通过PCIe硬核封装后，发送至NandFlash。
7.如权利要求1所述的系统，其特征在于，所述PCIe硬核进一步用于在接收到NandFlash发来的响应结果后，将响应结果进行解析，发送至地址映射模块。
8.如权利要求1所述的系统，其特征在于，所述第二SATA协议解析模块进一步用于接收到硬盘发来的响应结果后，将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至地址映射模块。
9.如权利要求7至8任一所述的系统，其特征在于，所述地址映射模块进一步用于通过修改响应结果的地址域，将其反映射到分配给该CPU的地址空间的方式来在响应结果中指示响应的地址空间。
10.如权利要求7所述的系统，其特征在于，所述第二SATA协议解析模块进一步用于对硬盘发送的响应结果进行标识；
所述地址映射模块进一步用于根据所述标识确定接收响应结果的CPU。
11.如权利要求8所述的系统，其特征在于，所述PCIe硬核进一步用于对NandFlash发送的响应结果进行标识；
所述地址映射模块进一步用于根据所述标识确定接收响应结果的CPU。
12.如权利要求1所述的系统，其特征在于，所述第一SATA协议解析模块进一步用于在接收到链路仲裁模块的发来的响应结果后，将该响应结果进行串并转换，8b/10b编码转换以及加扰操作，将其发送至CPU。
13.如权利要求1至12任一所述的系统，其特征在于，第一SATA协议解析模块、仲裁模块、地址映射模块、第二SATA协议解析模块以及PCIe硬核在FPGA上实现。
14.一种如权利要求1至11任一所述的共享存储系统的使用方法，其特征在于，包括以下步骤：
第一SATA协议解析模块分别与相对应的CPU相连，接收CPU发送的SATA指令，对SATA指令进行解析，并将该指令发送至链路仲裁模块；
链路仲裁模块将第一SATA协议解析模块发来的SATA指令逐一发送至地址映射模块；
地址映射模块接收链路仲裁模块发来的SATA指令，在确定该SATA指令中指示存储的地址空间为NandFlash后，将SATA指令发送至PCIe硬核；在确定该SATA指令中指示存储的地址空间为硬盘后，将SATA指令发送至第二SATA协议解析模块；其中，所指示存储的地址空间是分配给发出SATA指令的CPU的地址空间；
PCIe硬核与NandFlash相连，对地址映射模块发来的SATA指令进行封装，并发送至NandFlash；
第二SATA协议解析模块与硬盘相连，对地址映射模块发来的SATA指令进行封装，并发送至硬盘。
15.如权利要求14所述的使用方法，其特征在于，所述第一SATA协议解析模块接收到CPU发送的SATA指令时，进一步包括：对SATA指令进行串并转换，8b/10b编码转换以及解扰操作后，将其发送至链路仲裁模块。
16.如权利要求14所述的使用方法，其特征在于，进一步包括：所述第一SATA协议解析模块对CPU发送的SATA指令进行标识；
所述地址映射模块根据所述标识确定发出SATA指令的CPU的地址空间。
17.如权利要求14所述的使用方法，其特征在于，进一步包括：所述地址映射模块通过修改SATA指令的地址域，将其映射到分配给该CPU的地址空间的方式来在SATA指令中指示存储的地址空间。
18.如权利要求14所述的使用方法，其特征在于，所述第二SATA协议解析模块在接收到地址映射模块发来的SATA指令时，进一步包括：将SATA指令进行串并转换，8b/10b编码转换以及加扰操作后，发送至硬盘。
19.如权利要求14所述的使用方法，其特征在于，所述PCIe硬核在接收到地址映射模块发来的SATA指令时，进一步包括：将SATA指令通过PCIe硬核封装后，发送至NandFlash。
20.如权利要求14所述的使用方法，其特征在于，所述PCIe硬核在接收到NandFlash发来的响应结果后，进一步包括：将响应结果进行解析，发送至地址映射模块。
21.如权利要求14所述的使用方法，其特征在于，所述第二SATA协议解析模块接收到硬盘发来的响应结果后，进一步包括：将响应结果进行串并转换，8b/10b编码转换以及解扰操作后，发送至地址映射模块。
22.如权利要求20至21任一所述的使用方法，其特征在于，进一步包括：所述地址映射模块通过修改响应结果的地址域，将其反映射到分配给该CPU的地址空间的方式来在响应结果中指示响应的地址空间。
23.如权利要求20所述的使用方法，其特征在于，进一步包括：所述第二SATA协议解析模块对硬盘发送的响应结果进行标识；
所述地址映射模块根据所述标识确定接收响应结果的CPU。
24.如权利要求21所述的使用方法，其特征在于，进一步包括：所述PCIe硬核对NandFlash发送的响应结果进行标识；
所述地址映射模块根据所述标识确定接收响应结果的CPU。
25.如权利要求14所述的使用方法，其特征在于，所述第一SATA协议解析模块在接收到链路仲裁模块的发来的响应结果后，进一步包括：将该响应结果进行串并转换，8b/10b编码转换以及加扰操作，将其发送至CPU。
26.如权利要求14至25任一所述的使用方法，其特征在于，第一SATA协议解析模块、仲裁模块、地址映射模块、第二SATA协议解析模块以及PCIe硬核在FPGA上实现。
27.如权利要求14所述的使用方法，其特征在于，在物理层对SATA指令或响应结果进行串并转换，8b/10b编码转换。
28.如权利要求14所述的使用方法，其特征在于，在链路层对SATA指令或响应结果进行加解扰操作。
29.如权利要求28所述的使用方法，其特征在于，在链路层对SATA指令进行CRC校验。
30.如权利要求29所述的使用方法，其特征在于，在链路层对SATA指令的发送及接收进行流控。
31.如权利要求14所述的使用方法，其特征在于，
在传输层上，接收到从链路层发来的帧；
检查帧头以及长度，若丢弃错误的帧时，告知链路层。
32.如权利要求31所述的使用方法，其特征在于，
在传输层上，接收到从网络层发来的帧；
检查帧头以及长度，若丢弃错误的帧时，告知网络层。
33.如权利要求31所述的使用方法，其特征在于，
在传输层上，接收到从网络层发来的SATA指令；
将SATA指令按照指令中指示存储的地址空间，映射到分配给该CPU的地址空间。
34.如权利要求33所述的使用方法，其特征在于，
在传输层上，接收到从链路层发来的响应结果；
将响应结果按照地址空间的标识，映射到发出响应结果的NandFlash、硬盘或内存条对应的CPU的地址空间。
35.如权利要求14所述的使用方法，其特征在于，
在网络层上，对传输层接收到的SATA指令进行标识；
发送至链路仲裁模块。
36.如权利要求35所述的使用方法，其特征在于，
在网络层上，接收到从链路仲裁模块发来的响应结果；
发送至传输层。
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