CN104115402A - 现场可编程逻辑门控阵列 - Google Patents

Abstract

本发明主要涉及一种现场可编程逻辑门控阵列(10)。按照本发明设置：具有双端口或具有规定数量的端口的多端口存储器组件(20)，所述端口允许平行查询存储器组件(20)；和读出装置(30)，其适合于，将双端口或多端口存储器组件(20)的存储器单元在存储器组件(20)的至少两个端口处平行地读出，将在至少两个端口输出的存储器内容(I(A1),I(A2))与规定的存储器内容(I-1，I-n)平行地比较，并且在存储器内容一致的情况下输出表示一致的结果信号(S1-S4)和/或具有规定的存储器内容(I-1，I-n)的存储器单元的对应的存储器单元地址。

Description

现场可编程逻辑门控阵列

技术领域

本发明涉及一种现场可编程逻辑门控阵列。

背景技术

现场可编程逻辑门控阵列按照专业术语通常简称为FPGA(FieldProgrammable Gate Array)。FPGA的编程通常借助在硬件描述语言中定义的程序进行，所述程序定义了由FPGA待实现的电路结构。具有期望的电路结构的程序被传输到FPGA中，由此激活或禁止在FPGA中存在的开关并且按照硬件地在FPGA中得到数字电路，其相应于按照软件规定的电路结构。

发明内容

本发明要解决的技术问题是，提出一种现场可编程逻辑门控阵列，其具有相对于常规的现场可编程逻辑门控阵列扩展了的存储器读出功能。

上述技术问题按照本发明通过具有权利要求1的特征的现场可编程逻辑门控阵列解决。现场可编程逻辑门控阵列的有利构造在从属权利要求中给出。

相应地，按照本发明设置现场可编程逻辑门控阵列，具有：双端口或具有规定数量的端口的多端口存储器组件，其允许平行查询存储器组件；和读出装置，其适合于，将双端口或多端口存储器组件的存储器单元在存储器组件的至少两个端口处平行地读出，将在至少两个的端口输出的存储器内容与规定的存储器内容平行地比较，并且在存储器内容一致的情况下输出表示一致的结果信号和/或具有规定的存储器内容的存储器单元的对应的存储器单元地址。

按照本发明的逻辑门控阵列的一个主要优点在于，其允许了双端口或多端口存储器组件作为在逻辑门控阵列内部的关联存储器运行。于是按照本发明可以在使用双端口或多端口存储器组件的两个或多个端口的情况下同时读出多个存储器单元，并且确定是否在存储器单元中存储了规定的存储器内容，并且如果是，则在哪个存储器单元中。按照本发明的逻辑门控阵列由此可以以有利方式在网络交换机领域(专业术语“Networkswitch”)中被采用，其中通常必须非常快地检查，包含于到来的消息中的MAC(Media Access Control，介质访问控制)地址是否包含在规定数量的存储的MAC地址中。

读出装置在逻辑门控阵列中优选通过编程形成。

双端口或多端口存储器组件优选在逻辑门控阵列中单片地集成。替换地，其可以通过编程形成。

当读出装置构造为使得其在存储器组件的一个端口上利用逻辑“1”固定地预先占据存储器单元地址的地址位，并且在存储器组件的另一个端口处用逻辑“0”固定地占据存储器单元地址的同一个地址位时，可以特别简单和由此有利地执行存储器组件的平行或同步读出。

在多端口存储器组件的情况下有利的是，读出装置构造为使得其在平行读出存储器内容的情况下在存储器组件的至少两个端口施加存储器单元地址，其中规定的子数量的地址位分别端口独立地利用固定地规定的地址位信息固定地预先占据并且其中其余的地址位在读出过程期间被改变。

为了可以自动搜索存储器单元，有利的是，读出装置包括地址计数器，其可以遍历存储器组件的规定的地址空间并且具有至少两个地址输出端，在所述地址输出端上分别输出存储器单元地址，其中地址计数器在至少两个地址输出端上输出存储器单元地址，其中规定的子数量的地址位分别端口独立地利用固定地规定的地址位信息固定地预先占据并且其中其余的地址位在计数过程期间相同地改变。

对于规定的存储器内容的输入，有利的是，读出装置具有至少一个评估装置，在所述评估装置上在输入侧施加由存储器组件输出的存储器内容、规定的存储器内容和分别选择的存储器单元地址，并且在输出侧输出如下的存储器单元地址，对于所述存储器单元地址，存储器内容与规定的存储器内容相同。

评估装置优选包括复用器和对于存储器组件的每个端口具有比较器单元。每个比较器单元对于存储器内容的每个信息位优选分别具有比较器，其输出端和与门相关联。

特别有利的是，在对存储器组件搜索规定的存储器内容时可以关于不同的存储器内容进行平行的检查。与此相关地有利的是，读出装置具有多个输入端，可以分别将独立的存储器内容输入到所述输入端中并且其分别对应于输入端独立的评估装置，其中在每个评估装置中在输入侧施加由存储器组件输出的存储器内容、单独地规定的存储器内容和分别选择的存储器单元地址，并且其中每个评估装置在输出侧输出如下的存储器单元地址，对于该存储器单元地址，存储器内容与单独输入的存储器内容相同。

如果仅应当查询存储器组件的规定的存储器区域，则有利的是，待搜索的存储器单元区域的开始地址和结束地址被存储在存储器组件中。

如果存储器组件是具有允许平行查询存储器组件的两个端口的双端口存储器组件，则有利的是，读出装置构造为，其在存储器组件的两个端口的一个端口上将存储器单元地址的规定的地址位利用逻辑“1”固定地预先占据，并且在存储器组件的两个端口的另一个端口上将存储器单元地址的同一个地址位利用逻辑“0”固定地预先占据。

利用逻辑“1”或逻辑“0”固定地预先占据的地址位优选是最低地址位。

现场可编程逻辑门控阵列优选形成用于检验MAC地址的网络交换机的组成部分。本发明由此也涉及一种具有如上所述的现场可编程逻辑门控阵列的网络交换机。

本发明此外还涉及一种用于运行现场可编程逻辑门控阵列的方法。按照本发明，关于这样的方法设置，读出集成到逻辑门控阵列中的双端口或多端口存储器组件的所有存储器单元或存储器单元的子集，将存储器单元的内容与规定的存储器内容比较并且在存储器内容一致的情况下输出表示一致的结果信号和/或各自的存储器单元的存储器单元地址，其中，通过平行地读出存储器组件的至少两个端口并且将在至少两个端口输出的存储器内容与规定的存储器内容平行地比较，在存储器组件的规定数量的端口上进行平行查询。

关于按照本发明的方法的优点，参见结合按照本发明的现场可编程逻辑门控阵列的上述解释，因为按照本发明的方法的优点基本上相应于按照本发明的现场可编程逻辑门控阵列的优点。

本发明还涉及一种具有其中存储的、用于对如上所述的现场可编程逻辑门控阵列进行编程的程序代码的存储器组件。

按照本发明与此相关地设置，程序代码适合于，对现场可编程逻辑门控阵列这样编程，使得在现场可编程逻辑门控阵列中形成读出装置，所述读出装置适合于，将双端口或多端口存储器组件的存储器单元在存储器组件的至少两个端口处读出，将在至少两个端口处输出的存储器内容平行地与规定的存储器内容比较并且在存储器内容一致的情况下输出表示一致的结果信号和/或具有规定的存储器内容的存储器单元的对应的存储器单元地址。

关于按照本发明的存储器组件的优点参见结合按照本发明的现场可编程逻辑门控阵列的上述解释，因为按照本发明的存储器组件的优点基本上相应于按照本发明的现场可编程逻辑门控阵列的优点。

附图说明

以下结合实施例详细解释本发明；在此示例性：

图1示出具有按照本发明的现场可编程逻辑门控阵列和存储器组件的装置的实施例，根据该装置也示例性解释按照本发明的方法，该存储器组件具有其中存储的用于对现场可编程逻辑门控阵列进行编程的程序代码，

图2示出如在按照图1的现场可编程逻辑门控阵列中可以使用的比较器单元的实施例。

具体实施方式

图1示出现场可编程逻辑门控阵列10，其包括集成在逻辑门控阵列中的双端口存储器组件20以及在逻辑门控阵列10中可编程的读出装置30。

双端口存储器组件20具有第一端口和第二端口。第一端口通过第一输入端口21以及所属的或者说对应的第一输出端口22形成。存储器组件20的第二端口通过第二输入端口23以及第二输出端口24形成。

如果在第一输入端口21上输入存储器单元地址，则存储器组件20在其第一输出端口22上输出具有在第一输入端口21上施加的相应的存储器单元地址的存储器单元的存储器内容。

存储器组件20的第二端口以相应的方式工作。如果在第二输入端口23上输入存储器单元地址，则存储器组件20在其第二输出端口24上输出如下存储器单元的存储器内容，该存储器单元的存储器单元地址与在第二输入端口23上输入的存储器单元地址相同。

于是，通过在第一输入端口21以及在第二输入端口23中馈入不同的存储器单元地址，存储器组件20允许同时或者说平行地读出两个存储器单元的存储器内容。

读出装置30具有地址计数器40，其利用第一地址输出端40a连接到存储器组件20的第一输入端口21。地址计数器40的第二地址输出端40b与存储器组件20的第二输入端口23相连。

地址计数器40具有二进制计数的计数器41、复用器42和比较器43。

地址计数器40能够在其第一地址输出端40a上输出第一存储器单元地址A1和在其第二地址输出端40b上输出第二存储器单元地址A2，其中第一存储器单元地址A1与第二存储器单元地址A2仅关于唯一的地址位不同。

为了实现描述的存储器单元地址形成，地址计数器40将计数器41的各自的计数器状态Z以及固定地预先占据的地址位组合成在第一地址输出端40a处输出的第一存储器单元地址A1。固定地预先占据的地址位可以是第一存储器单元地址A1的任意的地址位；在以下示例性地假定，固定地预先占据的地址位是最低地址位。最低地址位在专业术语中也称为LSB(Least Significant Bit)。

在按照图1的实施例中，地址计数器40于是输出存储器单元地址作为第一存储器单元地址A1，其中将最低地址位LSB利用逻辑“0”预先占据并且存储器单元地址的所有其余的高位地址位通过计数器41的各自的计数器状态Z规定。

关于在地址计数器40的第二地址输出端40b上输出的第二存储器单元地址A2，地址计数器40以相应的方式工作。地址计数器40将计数器41的各自的计数器状态Z以及利用逻辑“1”固定地预先占据的地址位组合成第二存储器单元地址A2。固定地预先占据的地址位如在第一存储器单元地址A1情况下那样是最低地址位LSB。

地址计数器40的工作方式应当结合数字例子来详细解释，其中示例性假定，计数器41的计数器状态Z是“8”，在二进制表示法中也就是为“1000”。在该情况下地址计数器40在其第一地址输出端40a处输出如下的第一存储器单元地址A1：

A1＝“10000”

地址计数器40在其第二地址输出端40b处将计数器41的计数器状态Z与固定地预先占据的LSB地址位“1”这样组合，使得形成以下的第二存储器单元地址A2：

A2＝“10001”

于是两个存储器单元地址A1和A2由此仅关于固定地预先占据的最低地址位LSB相区别，两个存储器单元地址A1和A2的其余的地址位相同。

为了实现，地址计数器40可以从规定的开始地址至规定的结束地址计数，地址计数器40具有第一输入端40c以及第二输入端40d。

在第一输出端40c处可以将最小计数器状态Zmin馈入到地址计数器40中，其给出了地址计数器40的开始地址。在第二输入端40d处可以向地址计数器40馈入最大计数器状态Zmax，其规定了对于地址计数器40的结束地址。

地址计数器40例如可以如下运行：

如果开始地址计数器40，则复用器42首先将最小计数器状态Zmin作为计数器状态Z传输到地址计数器40的第一地址输出端40a以及第二地址输出端40b，从而在两个地址输出端40a和40b上形成两个存储器单元地址A1和A2，如上面已经描述的。

计数器状态Z到达计数器41，其在下一个计数步骤的范围内将计数器状态递增或者说加1。提高的计数器状态从那里到达复用器42，其将新的或者说现在提高的计数器状态Z又传输到两个地址输出端40a和40b。

如果计数器状态Z达到在地址计数器40的第二输入端40d上确定的最大计数器状态Zmax，则由比较器43确定经过控制导线44切换复用器42。通过复用器42的切换，又导通了在第一输入端40c上施加的最小计数器状态Zmin并且向两个地址输出端40a和40b进一步传输，从而可以重新开始从最小计数器状态Zmin至最大计数器状态Zmax或者说从通过最小计数器状态Zmin规定的开始地址至通过最大计数器状态Zmax规定的结束地址的计数过程。

读出装置30还具有n个评估装置，其中在图1中示出两个并且利用附图标记50-1和50-n表示。n个评估装置50-1至50-n分别具有第一输入端50a以及第二输入端50b。评估装置的第一输入端50a分别连接到存储器组件20的第一输出端口22。评估装置的第二输入端50b分别与存储器组件20的第二输出端口24相连。换言之，n个评估装置50-1至50-n的输入端50a和50b并联并且分别与存储器组件20的两个输出端口相连。

n个评估装置50-1至50-n例如可以相同构造，从而代表性地对于所有n个评估装置在以下仅详细描述评估装置50-1。

如在图1中可以看出的，评估装置50-1具有两个比较器单元，其中第一比较器单元利用附图标记51表示并且第二比较器单元利用52表示。

两个比较器单元51和52在输出侧与复用器53的控制输入端相连，其在输入侧被施加四个信号S1、S2、S3和S4。根据两个比较器单元51和52的输出信号，四个信号S1至S4中的一个被接通到复用器53的输出端A53或评估装置50-1的输出端A50。

评估装置50-1还具有接头I50-1，在该接头处可以将存储器组件20的所求的存储器单元的存储器内容I-1馈入到评估装置50-1中。

评估装置50-1例如如下运行：

在接头I50-1处将存储器内容I-1馈入到评估装置50-1中，对于所述存储器内容，在存储器组件20中搜索存储器单元或存储器单元地址。存储器内容I-1既到达第一比较器单元51也到达第二比较器单元52。第一比较器单元51将存储器内容I-1与由存储器组件20在第一输出端口22上输出的存储器内容I(A1)进行比较。如果第一比较器单元51确定，两个存储器内容I-1和I(A1)相同，则其在输出侧产生具有逻辑“1”的控制信号ST1。如果存储器内容I-1与存储器内容I(A1)不一致，则第一比较器单元51产生具有逻辑“0”的控制信号ST1。

第二比较器单元52以相应方式工作。第二比较器单元52将在评估装置50-1的接头I50-1处施加的存储器内容I-1与在存储器组件20中具有第二存储器单元地址A2的存储器单元中存储的存储器内容I(A2)进行比较。存储器内容I(A2)由存储器组件20在第二输出端口24处输出。

如果第二比较器单元52确定，存储器内容I-1与具有第二存储器单元地址A2的存储器单元的存储器内容I(A2)一致，则其产生具有逻辑“1”的第二控制信号ST2并且将其传输到复用器53。否则，当存储器内容I-1与存储器内容I(A2)不同时，则第二比较器单元52产生具有逻辑“0”的第二控制信号ST2。

在复用器53处在输入侧由此施加两个控制信号ST1和ST2，其说明，两个比较器单元51和52是否确定了存储器内容的相同性。根据两个控制信号ST1和ST2，复用器53导通四个在输入侧施加的信号中的一个S1、S2、S3或S4，如在图1中的真值表表示的，也就是例如按照以下关系：

ST1＝“0”和ST2＝“0”＝>S1

ST1＝“0”和ST2＝“1”＝>S2

ST1＝“1”和ST2＝“0”＝>S3

ST1＝“1”和ST2＝“1”＝>S4

信号S1例如通过符号“％”表示，没有确定存储器内容的相同性。信号S1例如可以通过信号形成器Bs1产生。

信号S2例如通过计数器状态Z和“0”的说明表示，具有第一存储器单元地址A1的存储器单元具有在输入侧规定的存储器内容I-1。信号S2例如可以通过信号形成器Bs2产生，该信号形成器将计数器状态Z与逻辑“0”二进制地组合。

信号S3例如通过计数器状态Z和“1”的说明表示，具有第二存储器单元地址A2的存储器单元具有在输入侧规定的存储器内容I-1。信号S3例如可以通过信号形成器Bs3产生，该信号形成器将计数器状态Z与逻辑“1”二进制地组合。

信号S4形成结果信号，该结果信号例如通过计数器状态Z和“X”的说明表示，在具有第一存储器单元地址A1的存储器单元中以及在具有第二存储器单元地址A2的存储器单元中都存储了规定的存储器内容I-1。信号S4例如可以通过信号形成器Bs4产生，该信号形成器给计数器状态Z补充“X”。

分别由复用器53接通的信号S1-S4到达复用器53的输出端A53和到达评估装置50-1的输出端A50，从而在评估装置50-1的输出端可以确定，是否已经找到了具有期望的存储器内容I-1的存储器单元，并且必要时确定具有期望的存储器内容I-1的存储器单元具有哪个存储器单元地址。在评估装置50-1的输出端A50由此可以确定，是否第一存储器单元地址A1和/或第二存储器单元地址A2中存储了规定的存储器内容I-1。

按照图1的现场可编程逻辑门控阵列于是允许，将存储器组件20作为关联存储器运行，其中实现了相对于简单的单端口存储器两倍的读取速度。这应当结合数字例子详细解释：如果要对通过开始地址和结束地址定义的规定的存储器区域检查规定的存储器内容的存在，则存储器单元的一半经过第一输入端口21和第一输出端口22被查询并且同时存储器单元的另一半经过第二输入端口23和第二输出端口24被查询。在此从通过最小计数器状态Zmin确定的开始地址P出发，将偶数地址P、P+2、P+4、P+6等经过第一输入端口21和第一输出端口22查询。奇数的地址P+1、P+3、P+5、P+7等经过第二输入端口23和第二输出端口24处理。

待读出的存储器单元的存储器单元地址的向上计数通过地址计数器40完成，其计数器41在每个完成的读出过程之后将计数器状态Z向上计数。

如已经提到的，评估装置50-1至50-n可以相同地构造。这允许，除了存储器内容I-1，附加地同时或平行地将其它存储器内容馈入到读出装置30中，从而存储器组件20不仅关于存储器内容I-1，而且还同时可以检查其它存储器内容。于是例如可以，将存储器内容I-n在接头I50-n处馈入到评估装置50-n中，并且借助评估装置50-n检查，存储器内容I-n是否存储在存储器组件20中并且如果是则确定相应的存储器单元或涉及的存储器单元地址。

在图1中还可以看出具有其中存储的用于现场可编程逻辑门控阵列10的程序代码110的存储器组件100。程序代码110适合于这样将现场可编程逻辑门控阵列10编程，使得在现场可编程逻辑门控阵列10中形成读出装置30，该读出装置适合于：在存储器组件的至少两个端口处平行读出双端口或多端口存储器组件20的存储器单元；将在至少两个端口处输出的存储器内容平行地与规定的存储器内容比较；并且在存储器内容一致的情况下输出表示一致的结果信号和/或具有规定的存储器内容的存储器单元的对应的存储器单元地址。

在按照图1的实施例中确定和输出存储器单元地址，其说明，在哪个存储器单元中存储了规定的存储器内容。替换地，可以仅产生一个例如二进制的结果信号，其仅说明，是否存在具有规定的存储器内容的存储器单元。

图2示出了按照图1的比较器单元51的实施例。可以看出数量q个比较器511，其在第一输入端处分别施加了存储器组件的存储器内容I(A1)(参见图1)的信息位IB-1至IB-q。在第二输入端处分别施加了规定的存储器内容I-1(参见图1)的信息位IV-1至IV-q。

在比较器511的输出端处分别产生比较信号V-1至V-q，当输入侧施加的信息位相同时其具有逻辑“1”，否则具有逻辑“0”。

比较器511的输出端和与门512相连，当输入侧施加的所有比较信号V-1至V-q具有逻辑“1”时其产生具有逻辑“1”的控制信号ST1，否则产生具有逻辑“0”的控制信号ST1。

按照图1的比较器单元52可以与按照图2的比较器单元51相同或结构相同。

尽管详细地通过优选实施例示出并描述了本发明，但是本发明不受公开的例子限制，并且专业人员可以从中导出其它变形，而不脱离本发明的保护范围。

附图标记列表

10  逻辑门控阵列

20  双端口存储器组件

21  第一输入端口

22  第一输出端口

23 第二输入端口

24 第二输出端口

30 读出装置

40 地址计数器

40a 第一地址输出端

40b 第二地址输出端

40c 第一输入端

40d 第二输入端

41 计数器

42 复用器

43 比较器

44 控制导线

50-1 评估装置

50-n 评估装置

50a 第一输入端

50b 第二输入端

51 第一比较器单元

52 第二比较器单元

53 复用器

100 存储器组件

110 程序代码

511 比较器

512 与门

A1 第一存储器单元地址

A2 第二存储器单元地址

A50 评估装置的输出端

A53 复用器的输出端

Bs1 信号形成器

Bs2 信号形成器

Bs3 信号形成器

Bs4 信号形成器

I50-1 接头

I50-n 接头

I-1 存储器内容

I-n 存储器内容

I(A1) 存储器内容

I(A2) 存储器内容

IB-1至IB-q 信息位

IV-1至IV-q 信息位

LSB 最低地址位

S1 信号

S2 信号

S3 信号

S4 信号

ST1 控制信号

ST2 控制信号

V-1至V-q 比较信号

W 真值表

Z 计数器状态

Zmin 最小计数器状态

Zmax 最大计数器状态

Claims (12)

1.一种现场可编程逻辑门控阵列(10)，其特征在于，

-双端口或具有规定数量的端口的多端口存储器组件(20)，所述端口允许平行查询存储器组件(20)，和

-读出装置(30)，其适合于，将双端口或多端口存储器组件(20)的存储器单元在所述存储器组件(20)的至少两个端口处平行地读出，将在至少两个端口输出的存储器内容(I(A1),I(A2))与规定的存储器内容(I-1，I-n)平行地比较，并且，在存储器内容一致的情况下，输出表示该一致的结果信号(S1-S4)和/或具有规定的存储器内容(I-1，I-n)的存储器单元的对应的存储器单元地址。

2.根据权利要求1所述的现场可编程逻辑门控阵列，其特征在于，所述读出装置(30)构造为使得其在所述存储器组件(20)的一个端口上利用逻辑“1”固定地预先占据存储器单元地址(A2)的地址位(LSB)，并且，在所述存储器组件的另一个端口处用逻辑“0”固定地预先占据存储器单元地址(A1)的同一个地址位(LSB)。

3.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，所述读出装置(30)构造为使得其在平行读出存储器内容的情况下在所述存储器组件(20)的至少两个端口施加存储器单元地址(A1，A2)，其中，规定的子数量的地址位分别端口独立地利用固定地规定的地址位信息固定地预先占据，并且其中，其余的地址位在读出过程期间被改变。

4.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，所述读出装置(30)包括地址计数器(40)，其能够遍历所述存储器组件(20)的规定的地址空间并且具有至少两个地址输出端(40a，40b)，在所述地址输出端上分别输出存储器单元地址(A1，A2)，其中，所述地址计数器(40)在至少两个地址输出端(40a，40b)上输出存储器单元地址(A1，A2)，其中，规定的子数量的地址位分别端口独立地利用固定地规定的地址位信息固定地预先占据，并且其中，其余的地址位在计数过程期间相同地改变。

5.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，所述读出装置(30)具有至少一个评估装置(50-1，50-n)，在所述评估装置上在输入侧施加由所述存储器组件(20)输出的存储器内容(I(A1),I(A2))、规定的存储器内容(I-1，I-n)和分别选择的存储器单元地址，并且在输出侧输出如下的存储器单元地址，对于所述存储器单元地址，存储器内容与规定的存储器内容相同。

6.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，

-所述读出装置(30)具有多个输入端(I50-1，I50-n)，能够分别将单独的存储器内容(I-1，I-n)输入到所述输入端中，并且所述输入端分别对应于接头独立的评估装置(50-1，50-n)，

-其中，在每个评估装置(50-1，50-n)上在输入侧施加由所述存储器组件(20)输出的存储器内容(I(A1),I(A2))、单独的规定的存储器内容(I-1，I-n)和分别选择的存储器单元地址，和

-其中，每个评估装置(50-1，50-n)在输出侧输出如下的存储器单元地址，对于所述存储器单元地址，存储器内容与单独输入的存储器内容相同。

7.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，待查找的存储器区域的开始地址和结束地址被存储在所述存储器组件(20)中。

8.根据上述权利要求中任一项所述的现场可编程逻辑门控阵列，其特征在于，

-所述存储器组件(20)是具有两个端口的双端口存储器组件，其允许平行查询所述存储器组件，和

-所述读出装置(30)构造为使得其在所述存储器组件的两个端口的一个端口上利用逻辑“1”固定地预先占据存储器单元地址的规定的地址位，并且在所述存储器组件的两个端口的另一个端口处用逻辑“0”固定地占据存储器单元地址的同一个地址位。

9.根据权利要求8所述的现场可编程逻辑门控阵列，其特征在于，

利用逻辑“1”或逻辑“0”固定地预先占据的地址位是最低地址位。

10.一种用于运行现场可编程逻辑门控阵列的方法，其特征在于，

-读出集成到逻辑门控阵列(10)中的双端口或多端口存储器组件(20)的所有存储器单元或存储器单元的子集，将存储器单元的内容(I(A1),I(A2))与规定的存储器内容(I-1，I-n)比较，并且在存储器内容一致的情况下输出表示一致的结果信号和/或各自的存储器单元的存储器单元地址，

-其中，，通过平行地读出存储器组件的至少两个端口并且将在至少两个端口输出的存储器内容与规定的存储器内容平行地比较，在所述存储器组件的规定数量的端口上进行平行查询。

11.一种存储器组件(100)，具有其中存储的、用于按照权利要求1至9中任一项所述的现场可编程逻辑门控阵列(10)的程序代码(110)，其特征在于，

所述程序代码(110)适合于，对所述现场可编程逻辑门控阵列(10)编程，使得在所述现场可编程逻辑门控阵列(10)中形成读出装置(30)，所述读出装置适合于，

-将双端口或多端口存储器组件(20)的存储器单元在存储器组件(20)的至少两个端口处读出，

-将在至少两个端口处输出的存储器内容(I(A1),I(A2))平行地与规定的存储器内容(I-1，I-n)比较，并且

-在存储器内容一致的情况下，输出表示该一致的结果信号(S1-S4)和/或具有规定的存储器内容的存储器单元的对应的存储器单元地址。

12.一种具有按照权利要求11的存储器组件和按照上述权利要求1-9中任一项所述的现场可编程逻辑门控阵列的装置。