CN103984786A

CN103984786A - 一种片上仿真系统

Info

Publication number: CN103984786A
Application number: CN201310424756.4A
Authority: CN
Inventors: 阿尔韦托·希门尼斯·菲尔茨特罗姆; 阿尔韦托·马丁·吉拉多; 邓运松
Original assignee: Core Semiconductor Technology (shanghai) Co Ltd
Current assignee: Core Semiconductor Technology (shanghai) Co Ltd
Priority date: 2013-02-11
Filing date: 2013-09-16
Publication date: 2014-08-13
Anticipated expiration: 2033-09-16
Also published as: CN203630784U; CN103984786B

Abstract

本发明公开了一种片上仿真系统，包括控制单元、MAC层IP（INTELLECTUAL PROPERTY）设备及物理层IP（INTELLECTUAL PROPERTY）设备，所述片上仿真系统还包括MAC仿真器，与所述控制单元连接，用于模拟MAC层处理器并控制所述物理层IP（INTELLECTUAL PROPERTY）设备的输入端口，使芯片具有测试、验证和校准的功能。采用上述技术方案后，该通信系统可具有单独测试、验证或校验的功能，在芯片设计过程中即可随时执行操作，提高设计效率。

Description

一种片上仿真系统

技术领域

本发明涉及通信系统领域，尤其涉及一种片上仿真系统。

背景技术

在芯片设计、测试过程中，工程师常需要采用外部信号发生器、逻辑分析仪或其他外部硬件对芯片的通信系统作测试、验证或校验工作，手续繁琐，降低了芯片设计的效率。

另外，由于上述方法进行的测试、验证及校验工作通常在芯片设计完成后才可实施，若芯片设计确有问题或缺陷，无法在设计的第一时间了解并改正，同样拖延了芯片设计所需的时间。

因此，急需一种片上仿真系统，该片上仿真系统具有可模拟测试、验证或校验的模块，从而使得该通信系统可具有单独测试、验证或校验的功能，在芯片设计过程中即可随时执行操作，提高设计效率。

发明内容

本发明的目的在于提供一种片上仿真系统，可简化通信芯片测试、验证及校准操作工序。

本发明公开了一种片上仿真系统，包括控制单元、MAC层IP（INTELLECTUAL PROPERTY）设备及物理层IP（INTELLECTUALPROPERTY）设备，还包括MAC仿真器，与所述控制单元连接，用于模拟MAC层处理器并控制所述物理层IP（INTELLECTUAL PROPERTY）设备的输入端口，使所述芯片具有测试、验证和校准的功能。

优选地，所述片上仿真系统还包括第一数据分配器及第二数据分配器，所述第一数据分配器及第二数据分配器设于所述MAC仿真器与所述物理层IP（INTELLECTUAL PROPERTY）设备间，用于分配所述MAC仿真器与所述物理层IP（INTELLECTUAL PROPERTY）设备的输入输出数据的路径。

优选地，所述第一数据分配器接收所述MAC层IP（INTELLECTUALPROPERTY）设备或所述MAC仿真器的第一输出数据，并将所述第一输出数据提供至所述物理层IP（INTELLECTUAL PROPERTY）设备。

优选地，所述第二数据分配器接收所述物理层IP（INTELLECTUALPROPERTY）设备的第二输出数据，并将所述第二输出数据提供至所述MAC层IP（INTELLECTUAL PROPERTY）设备和所述MAC仿真器。

优选地，所述MAC仿真器还具有嗅探器功能。

优选地，所述MAC仿真器包括信号存储器及序列发生器；所述信号存储器用于存储从所述物理层IP（INTELLECTUAL PROPERTY）设备发来的信号数据；所述序列发生器产生由所述控制单元执行的用于单步调试的程序的地址。

优选地，所述序列发生器为有限状态机，用于控制所述信号存储器的地址及读写。

优选地，所述有限状态机包括逻辑单元，用于从外部导入或导出数据。

优选地，所述序列发生器为微控制器，支持现场配置及软件升级，用于对所述物理层IP（INTELLECTUAL PROPERTY）设备控制。

采用上述技术方案后，具有该MAC仿真器的片上仿真系统可简化对包含有物理层的通信芯片的测试、验证及校准等操作，且上述操作在芯片前期设计阶段就可进行，提高了芯片设计、测试时的工作效率。

附图说明

图1为具有MAC仿真器的片上仿真系统示意图；

图2为MAC仿真器的系统示意图。

具体实施方式

以下结合附图与具体实施例进一步阐述本发明的优点。

参阅图1，为具有介质访问控制（MAC）模拟器模块即MAC仿真器的片上仿真系统，所述MAC仿真器用于模拟MAC层处理器。片上仿真系统包含了一控制单元、第一及第二数据分配器（MUX）和MAC仿真器。控制单元可操作地与MAC层IP（INTELLECTUAL PROPERTY）设备和MAC仿真器连接。第一数据分配器与MAC层IP（INTELLECTUAL PROPERTY）设备和MAC仿真器连接。所述MAC仿真器可灵活模拟MAC层处理器，用于使芯片具有测试、验证和校准的功能。控制单元可以是微控制器，或是中心处理单元（CPU）子系统等，配置为控制片上仿真系统的MAC子层和物理层IP（INTELLECTUAL PROPERTY）的实施。物理层IP（INTELLECTUAL PROPERTY）设备实现片上仿真系统的物理层。MAC仿真器及MAC层IP（INTELLECTUAL PROPERTY）设备可以以硬件实现、或软件实现或两者结合实现。

第一数据分配器选择MAC层IP（INTELLECTUAL PROPERTY）设备输出和MAC仿真器输出之一作为提供至物理层IP（INTELLECTUALPROPERTY）的信号源，并转发输出至物理层IP（INTELLECTUALPROPERTY）。第二数据分配器与MAC层IP（INTELLECTUAL PROPERTY）设备、MAC仿真器和物理层IP（INTELLECTUAL PROPERTY）连接，将物理层IP（INTELLECTUAL PROPERTY）输出来的输入信号传送至MAC层IP（INTELLECTUAL PROPERTY）设备和MAC仿真器。上述方式下，当正常通信时，MAC仿真器可具有嗅探器功能。

物理层IP（INTELLECTUAL PROPERTY）设备具有清晰的接口形态，包括数据总线和控制总线。通过适当控制数据总线和控制总线，物理层IP（INTELLECTUAL PROPERTY）设备可配置为传输和接收信息、数据帧、信号等。上述信息、数据帧、信号的形式很大程度上取决于支持的通信标准。为了传输信息、数据帧、码型、信号等，MAC仿真器通过给发射机提供一个序列的控制信息或配置参数或待传输的标头和有效载荷，来设置物理层IP的发射器（未示出）的状态。为了接收信息、数据帧、码型、信号等，MAC仿真器通过给接收机提供另一序列的配置参数，来设置物理层IP（INTELLECTUAL PROPERTY）设备的接收机（未示出）的状态。MAC仿真器不需要协议栈就可提供用于传输和接受的所需的配置参数、标头的数量、有效载荷信息的序列至物理层IP（INTELLECTUAL PROPERTY）设备。

芯片MAC仿真器对于之前可用的MAC子层和其余的协议栈，使物理层IP（INTELLECTUAL PROPERTY）设备具有测试、验证和校验的功能。由于物理层IP（INTELLECTUAL PROPERTY）设备的测试、验证和校验仅需要MAC有限的功能，例如，重复并周期性地传输接收用于校验模拟电路发射机和接收机信号路径的帧的预定义序列时，不需要一个完整的协议栈。芯片MAC仿真器可使以下设备具有验证和/或校验功能：发射机滤波器、接收机滤波器、可编程增益发射机放大器、可编程增益接收机放大器、发射机混频器、接收机混频器、和本地振荡器等。芯片MAC仿真器使发射机滤波器和接收机滤波器具有验证功能，来匹配某一功率频谱屏蔽。芯片MAC仿真器使可编程增益发射机放大器和可编程增益接收机放大器具有调整功能，来得到某一输出信号功率。芯片MAC仿真器使发射机混频器、接收机混频器和本地振荡器具有调谐功能，来得到正确的载波频率。此外，芯片MAC仿真器使得多个参数具有验证和校验的功能，来表征接收机的物理层的性能。芯片MAC仿真器使发射信号的误差矢量幅度、接收机的检测性能、接收机误码率、错帧率、错帧检测率具有验证和校验的功能。

参阅图2，为MAC仿真器的系统示意图。MAC仿真器包含信号存储器和序列发生器。信号存储器存储信号数据，该信号数据根据序列发生器确定的时序约束应用于物理层IP（INTELLECTUAL PROPERTY）输入端。信号存储器存储从物理层IP（INTELLECTUAL PROPERTY）设备输出端而来的信号数据。时序约束的确定取决于具体实施的物理层IP（INTELLECTUALPROPERTY）设备。

序列发生器产生由控制单元执行的用于单步调试程序的地址。一实施例中，序列发生器为有限状态机，控制信号存储器的地址、读写及其他控制信号，因而相对于信号存储器的内容控制物理层数据接口。序列发生器控制信号存储器，目的在于节省物理层IP（INTELLECTUAL PROPERTY）设备的数据输出。序列发生器还具有逻辑单元，用于从外部导入和/或导出数据。另一实施例中，序列发生器为微控制器，配置为允许现场配置和软件升级，用于适应控制物理层IP（INTELLECTUAL PROPERTY）设备不同的需求。

MAC仿真器提供一组配置参数、标头和有效载荷数据至物理层IP（INTELLECTUAL PROPERTY）设备，从而将物理层IP（INTELLECTUALPROPERTY）设备的状态设置成码型、数据帧等的传输码型。MAC仿真器与物理层IP（INTELLECTUAL PROPERTY）设备通过第一数据分配器和第二数据分配器接口。MAC仿真器的信号存储器存储配置参数和待发射的有效载荷数据。序列发生器可以是硬件设备或微控制器，配置为支持接口协议至物理层IP（INTELLECTUAL PROPERTY）设备。当物理层IP（INTELLECTUAL PROPERTY）设备需要信息时，根据接口协议，序列发生器向物理层IP（INTELLECTUAL PROPERTY）设备提供配置、标头、有效载荷信息。序列发生器的作用与码型发生器的作用相似。内部芯片MAC仿真器包含序列发生器，舍弃了通常用在码型发生器上的昂贵的和独立的设备的需求，且序列发生器通常使用软件自动生成，无需外部设备支持。

MAC仿真器的信号存储器存储配置参数和接收的数据。接收的数据包含标头和有效载荷数据，上述数据在一桢内传输，还包含接收机的质量参数的测量数据，例如：信噪比（SNR）、LC振荡器频飘等。MAC仿真器的序列发生器，根据物理层IP，接收数据并存储数据至信号存储器。控制单元以离线模式或实时模式操作，读取存储在信号存储器内的数据，并提供数据至工程师处或自动测试状态下提供至测试设备，用于评价测试结果、验证结果和/或校验结果。

应当注意的是，本发明的实施例有较佳的实施性，且并非对本发明作任何形式的限制，任何熟悉该领域的技术人员可能利用上述揭示的技术内容变更或修饰为等同的有效实施例，但凡未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改或等同变化及修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种片上仿真系统，包括控制单元、MAC层IP（INTELLECTUALPROPERTY）设备及物理层IP（INTELLECTUAL PROPERTY）设备，其特征在于：

还包括MAC仿真器，与所述控制单元连接，用于模拟MAC层处理器并控制所述物理层IP（INTELLECTUAL PROPERTY）设备的输入端口，使所述芯片具有测试、验证和校准的功能。

2.如权利要求1所述的片上仿真系统，其特征在于：

所述片上仿真系统还包括第一数据分配器及第二数据分配器，所述第一数据分配器及第二数据分配器设于所述MAC仿真器与所述物理层IP（INTELLECTUAL PROPERTY）设备间，用于分配所述MAC仿真器与所述物理层IP（INTELLECTUAL PROPERTY）设备的输入输出数据的路径。

3.如权利要求2所述的片上仿真系统，其特征在于：

所述第一数据分配器接收所述MAC层IP（INTELLECTUAL PROPERTY）设备或所述MAC仿真器的第一输出数据，并将所述第一输出数据提供至所述物理层IP（INTELLECTUAL PROPERTY）设备。

4.如权利要求2所述的片上仿真系统，其特征在于：

所述第二数据分配器接收所述物理层IP（INTELLECTUAL PROPERTY）设备的第二输出数据，并将所述第二输出数据提供至所述MAC层IP（INTELLECTUAL PROPERTY）设备和所述MAC仿真器。

5.如权利要求3或4所述的片上仿真系统，其特征在于：

所述MAC仿真器还具有嗅探器功能。

6.如权利要求1所述的片上仿真系统，其特征在于：

所述MAC仿真器包括信号存储器及序列发生器；

所述信号存储器用于存储从所述物理层IP（INTELLECTUAL PROPERTY）设备发来的信号数据；

所述序列发生器产生由所述控制单元执行的用于单步调试的程序的地址。

7.如权利要求6所述的片上仿真系统，其特征在于：

所述序列发生器为有限状态机，用于控制所述信号存储器的地址及读写。

8.如权利要求7所述的片上仿真系统，其特征在于：

所述有限状态机包括逻辑单元，用于从外部导入或导出数据。

9.如权利要求6所述的片上仿真系统，其特征在于：

所述序列发生器为微控制器，支持现场配置及软件升级，用于对所述物理层IP（INTELLECTUAL PROPERTY）设备控制。