CN103903571B - 液晶显示装置的背光驱动器及其驱动方法 - Google Patents

Abstract

本发明提供了一种液晶显示装置的背光驱动器及其驱动方法。该背光驱动器包括垂直同步信号滤波器，用于基于输入的第一垂直同步信号生成第二垂直同步信号，并且根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围来选择第一和第二垂直同步信号中的一个作为第三垂直同步信号；占空比检测器，用于检测输入的脉宽调制PWM信号的占空比；和PWM生成器，用于生成与从垂直同步信号滤波器输出的第三垂直同步信号同步并且具有占空比的输出PWM信号并且将输出PWM信号输出到背光单元。

Description

液晶显示装置的背光驱动器及其驱动方法

技术领域

本发明涉及一种液晶显示装置的背光驱动器，并且更具体地，涉及一种用于通过滤波输入同步信号来同时防止背光闪烁和波动噪声的液晶显示装置的背光驱动器及其驱动方法。

背景技术

用于使用数字数据显示图像的平板显示设备的代表示例包括使用液晶的液晶显示（LCD）装置、使用惰性气体的放电的等离子显示面板（PDP）、使用OLED的有机发光二极管（OLED）显示装置等等。在这些之中，LCD装置已经广泛地应用于诸如电视（TV）、监视器、笔记本计算机和便携式电话的各种应用领域。

LCD装置使用与折射率、介电常数等等相关的各向异性性质的液晶的电气和光学性质通过像素矩阵显示图像。LCD装置的各像素通过根据数据信号使用液晶排列方向的变化来调整对于偏光板的光学透射率以实施灰阶。LCD装置包括用于通过像素矩阵显示图像的液晶面板、用于驱动液晶面板的驱动电路、用于将光照射到液晶面板的背光单元和用于驱动背光单元的背光驱动器。

用于背光单元的驱动的背光驱动器通过根据从电视机或时序控制器输入的脉宽调制（PWM）信号的占空比来调整背光单元的开/关时间来控制背光单元的亮度。

在该情况下，背光驱动器检测输入的PWM信号的占空比并且将所检测到的占空比反映到从时序控制器输入的垂直同步信号以生成并使用用于控制背光单元的输出PWM信号，以便于根据液晶面板驱动背光单元。

背光驱动器从外部系统或时序控制器接收用于区分图像数据的帧的垂直同步信号（下面称为Vsync），并且使用Vsync以便于与液晶面板同步地驱动背光。

然而，在传统的背光驱动器中，在PWM驱动频率随着输入图像的频率（即，输入Vsync的频率）的变化而变化的过程期间，PWM占空比失真到可识别水平或更严重，从而导致背光闪烁，如图1中所示。

为了解决该问题，如图1B中所示，已经提出了一种当输入Vsync的频率变化时，缓慢地改变PWM驱动频率来防止背光闪烁的方法。然而，当PWM驱动频率缓慢地改变时，由于与输入Vsync的同步被劣化，因此发生波动噪声。

本申请要求2012年12月27日提交的韩国专利申请No.10-2012-0154776的优先权，通过引用将其并入这里，如在此完全阐述一样。

发明内容

因此，本发明涉及一种液晶显示装置的背光驱动器及其驱动方法，其基本上避免了由于现有技术的限制和缺点导致的一个或多个问题。

本发明的目的在于提供一种背光驱动器及其驱动方法，以通过滤波输入的同步信号来同时防止背光闪烁和波动噪声。

在随后的描述中将会部分地阐述本发明的额外的优点、目的和特征，并且部分优点、目的和特征对于已经研究过下面所述的本领域技术人员来说将是显而易见的，或者部分优点、目的和特征将通过本发明的实践来知晓。通过在给出的描述及其权利要求以及附图中特别地指出的结构可以实现并且获得本发明的目的和其它的优点。

为了实现这些和其它优点并且根据本发明的目的，如在此具体化并且广泛描述的，一种背光驱动器，包括垂直同步信号滤波器，用于基于输入的第一垂直同步信号生成第二垂直同步信号，并且根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围来选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号；占空比检测器，该占空比检测器用于检测输入的脉宽调制（PWM）信号的占空比；和PWM生成器，用于生成与从垂直同步信号滤波器输出的第三垂直同步信号同步并且具有所述占空比的输出PWM信号，并且将输出PWM信号输出到背光单元。

垂直同步信号滤波器可以基于第一垂直同步信号的第一周期以及第一垂直同步信号与第二垂直同步信号的开始时刻之间的时间差生成第二垂直同步信号的第二周期，根据相邻的第一垂直同步信号的第一周期之间的差是否满足阈值范围来选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号，并且可以选择第一垂直同步信号的第一周期和第二垂直同步信号的第二周期中的一个作为第三垂直同步信号的第三周期。

垂直同步信号滤波器可以进一步包括：频率分析器，其布置在所述垂直同步信号滤波器的输入端子处并且用于检测并输出第一垂直同步信号的第一周期；第二垂直同步信号生成器，其用于生成并输出具有第二周期的第二垂直同步信号；时间差检测器，其用于检测第一垂直同步信号和来自第二垂直同步信号生成器的第二垂直同步信号的开始时刻之间的时间差；第一差计算器，其用于计算第一垂直同步信号的第一周期与来自时间差检测器的时间差之间的第一差以输出第二垂直同步信号的第二周期；第二差计算器，其用于计算并输出相邻的第一垂直同步信号的第一周期之间的第二差；确定单元，其用于确定来自第二差计算器的第二差是否满足预置阈值范围以生成标志信号；第一复用器，其用于响应于来自确定单元的标志信号选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号；以及第二复用器，其用于响应于来自所述确定单元的标志信号选择第一垂直同步信号的第一周期和第二垂直同步信号的第二周期中的一个作为第三垂直同步信号的第三周期。

当第二差满足预置阈值范围时，第一复用器可以选择第一垂直同步信号并且第二复用器选择第一垂直同步信号的第一周期，并且当第二差不满足预置阈值范围时，第一复用器可以选择第二垂直同步信号并且第二复用器可以选择第二垂直同步信号的第二周期。

确定单元可以确定第二差是否处于由预置最小阈值和预置最大阈值设置的预置阈值范围内。

在本发明的另一方面，一种驱动背光驱动器的方法包括：基于输入的第一垂直同步信号生成第二垂直同步信号，并且根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围来选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号；检测输入的脉宽调制（PWM）信号的占空比；和生成与第三垂直同步信号同步的并且具有所述占空比的输出PWM信号，并且将输出PWM信号输出到背光单元。

生成所述第二垂直同步信号并且选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号的步骤进一步可以包括：基于第一垂直同步信号的第一周期以及第一垂直同步信号与所述第二垂直同步信号的开始时刻之间的时间差生成第二垂直同步信号的第二周期，根据相邻的第一垂直同步信号的第一周期之间的差是否满足预置阈值范围来选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号，并且选择第一垂直同步信号的第一周期和第二垂直同步信号的第二周期中的一个作为第三垂直同步信号的第三周期。

生成所述第二垂直同步信号并且选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号的步骤进一步可以进一步包括：检测并输出第一垂直同步信号的第一周期，生成并输出具有第二周期的第二垂直同步信号；检测第一垂直同步信号和第二垂直同步信号的开始时刻之间的时间差；计算第一垂直同步信号的第一周期与所检测到的时间差之间的第一差作为第二垂直同步信号的第二周期；计算并输出相邻的第一垂直同步信号的第一周期之间的第二差；确定第二差是否满足预置阈值范围以生成标志信号；响应于标志信号选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号；以及响应于标志信号选择第一垂直同步信号的第一周期和第二垂直同步信号的第二周期中的一个作为第三垂直同步信号的第三周期。

当第二差满足预置阈值范围时，可以选择第一垂直同步信号和第一垂直同步信号的第一周期，并且当第二差不满足预置阈值范围时，可以选择第二垂直同步信号和第二垂直同步信号的第二周期。

确定步骤可以包括确定第二差是否处于由预置最小阈值和预置最大阈值设置的预置阈值范围内。

将理解的是，本发明的前述一般性描述和下面的详细描述是示例性和说明性的并且意在提供如权利要求所记载的本发明的进一步说明。

附图说明

附图被包括进来以提供本发明的进一步理解，并且被并入本申请且构成本申请的一部分，示出了本发明的实施方式，并且与说明书一起用于说明本发明的原理。在附图中：

图1A和图1B是示出脉宽调制（PWM）信号的频率变化的传统过程的波形图；

图2是包括根据本发明的实施方式的背光驱动器的液晶显示装置的示意性框图；

图3是图2中所示的背光驱动器的内部结构的框图；

图4是图3中所示的垂直同步信号（Vsync）滤波器的内部结构的框图；

图5是示出当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差大于最大阈值时的图4中所示的Vsync滤波器的PWM信号输出和滤波处理的图；

图6是示出当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差大于最大阈值时的图4中所示的Vsync滤波器的PWM信号输出和滤波处理的图；

图7是示出当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差小于最大阈值时的图4中所示的Vsync滤波器的PWM信号输出和滤波处理的图；以及

图8是示出当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差小于最大阈值时的图4中所示的Vsync滤波器的PWM信号输出和滤波处理的图。

具体实施方式

现在将详细参考本发明的优选实施方式，在附图中示出了其示例。

图2是包括根据本发明的实施方式的背光驱动器的液晶显示装置的示意性框图。

图2中所示的液晶显示装置包括液晶面板28、背光单元50、包括数据驱动器24和选通驱动器26的用于驱动液晶面板28的面板驱动器22、用于驱动背光单元50的背光驱动器30、用于控制面板驱动器22和背光驱动器30的驱动的时序控制器20和连接到时序控制器20和背光驱动器30的主机。这里，背光驱动器30可以安装在时序控制器20的内部。

主机10根据液晶面板28的分辨率对从外部源输入的图像数据进行缩放并且将图像数据与多个同步信号一起提供给时序控制器20。多个同步信号至少包括点时钟和数据使能信号，并且进一步包括水平同步信号和垂直同步信号。另外，主机10将具有根据设计值预置的或者根据用户亮度调整设置的占空比的脉宽调制（PWM）信号提供给背光驱动器30或通过时序控制器20提供给背光驱动器30。

时序控制器20使用用于增加图像质量和减小功耗的各种数据处理方法校正从主机10输入的数据以将数据输出到面板驱动器22的数据驱动器24。例如，为了调整液晶的响应速度，时序控制器20可以根据相邻的帧之间的数据差施加从查找表选择的过冲或下冲值并且可以将输入数据校正为过驱动数据以输出过驱动数据。另外，为了增加对比度或减小功耗，时序控制器20可以分析输入数据的亮度，可以根据亮度分析结果控制背光单元50的亮度，并且也可以校正并输出数据。当时序控制器20控制背光单元50的亮度，时序控制器20可以重复来自主机10的PWM信号或者可以基于亮度分析结果反映调光值以调整输入PWM信号的占空比，并且可以将其占空比调整后的PWM信号提供给背光单元50。

另外，时序控制器20使用从主机10输入的多个同步信号生成用于控制数据驱动器24的驱动时序的数据控制信号和用于控制选通驱动器26的驱动时序的选通控制信号。当来自主机10的同步信号包括点信号和数据使能信号时，时序控制器20可以使用点时钟和数据使能信号经由输入数据的频率分析生成并使用水平同步信号和垂直同步信号（下面，称为Vsync）。时序控制器20分别将数据控制信号和选通控制信号提供给数据驱动器24和选通驱动器26。数据控制信号包括用于控制数据信号的锁存的源开始脉冲和源采样时钟、用于控制数据信号的极性的极性控制信号、用于控制数据信号的输出周期的源输出使能信号等等。选通控制信号包括用于控制选通信号的扫描的选通开始脉冲和选通移位时钟、用于控制选通信号的输出周期的选通输出使能信号等等。另外，时序控制器20将Vsync提供给背光驱动器30以同步液晶面板28和背光单元50。

面板驱动器22包括用于驱动形成在液晶面板28的薄膜晶体管（TFT）阵列上的数据线DL的数据驱动器24和用于驱动形成在液晶面板28的TFT阵列上的选通线GL的选通驱动器26。

数据驱动器24响应于来自时序控制器20的数据控制信号将来自时序控制器20的图像数据提供给液晶面板28的多条数据线DL。数据驱动器24使用伽马电压将从时序控制器20输入的数字数据转换为正/负模拟数据信号并且在驱动各选通线GL时将数据信号提供给数据线DL。数据驱动器24可以包括至少一个数据IC，可以安装在诸如带载封装（TCP）、膜上芯片（COF）、柔性印刷电路（FPC）等等的电路膜上，并且可以使用带自动接合（TAB）方法附接到液晶面板28或可以使用玻璃上芯片（COG）方法安装在液晶面板28上。

选通驱动器26响应于来自时序控制器20的选通控制信号顺序地驱动液晶面板28的选通线GL。选通驱动器26在每个对应的扫描时段将选通接通电压的扫描脉冲提供给各选通线GL并且当其它选通线GL被驱动时的剩余时段提供选通关闭电压。选通驱动器26可以包括至少一个选通IC，可以安装在诸如TCP、COF、FPC等等的电路膜上，并且可以使用TAB方法附接到液晶面板28或者可以使用COG方法安装在液晶面板28上。另一方面，选通驱动器26可以与TFT阵列一起使用相同的处理形成在TFT基板上并且可以使用面板内选通（GIP）方法安装在液晶面板28内部。

液晶面板28包括其上形成有滤色器阵列的滤色器基板、其上形成有TFT阵列的薄膜晶体管（TFT）基板、位于滤色器基板与TFT基板之间的液晶层以及附接到滤色器基板和TFT基板的外表面的偏振板。液晶面板28通过其上布置有多个像素的像素阵列显示图像。各像素通过根据数据信号使用液晶排列的变化调整光学透射率的红R、绿G和蓝B子像素的组合来实施期望的颜色，并且进一步包括用于增强亮度的白W子像素。各子像素包括连接到选通线GL和数据线DL的薄膜晶体管TFT和并行地连接到薄膜晶体管TFT的液晶电容器Clc和存储电容器Cst。液晶电容器Clc充电有通过薄膜晶体管TFT施加到像素电极的数据信号的电压与施加到公共电极的公共电压Vcom之间的电压差，并且根据充电电压驱动液晶以调整光学透射率。存储电容器Cst稳定地保持液晶电容器Clc中充电的电压。例如，在扭曲向列（TN）模式或垂直对齐（VA）模式中通过垂直磁场驱动液晶层，或者例如，在共面转换（IPS）模式或边缘场转换（FFS）模式中通过水平磁场驱动液晶层。

背光单元50可以使用直下型或边缘型背光，其包括由诸如冷阴极荧光灯（CCFL）、外部电极荧光灯（EEFL）等等的背光驱动器30驱动的荧光灯或者发光二极管（LED）作为光源。直下型背光包括布置在整个显示区域上以面对液晶面板28的底面的光源和布置在光源之上的多个光学片，并且被构造为从光源发射的光通过多个光学片照射到液晶面板28。边缘型背光包括面对液晶面板28的底面的导光板、布置为面对导光板的至少一个边缘的光源和布置在导光板上的多个光学片，并且被构造为从光源发射的光被转换为面光源的光并且通过多个光学片照射到液晶面板28。

背光驱动器30响应于从主机10或时序控制器20输入的PWM信号的占空比驱动背光单元50并且还控制背光单元50的亮度。当背光单元50被划分为多个区域并且进行驱动时，可以使用多个背光驱动器30来独立地驱动多个区域。

背光驱动器30使用Vsync来区分从主机10或时序控制器20输入的帧以与液晶面板28上显示的图像同步地驱动背光单元50。背光驱动器30对从主机10或时序控制器20输入的PWM信号进行采样以检测PWM信号的占空比。背光驱动器30使用Vsync和检测到的占空比生成输出PWM信号并且使用所生成的输出PWM信号驱动背光单元50。

当背光驱动器30对从输入PWM信号检测到的输入占空比进行滤波时，如果检测到输入占空比超过预置基准（或基准范围），即如果检测到输入占空比对应于不稳定情况，则背光驱动器30可以排除不稳定输入占空比并且可以选择并输出前一时段的输入占空比，从而移除不稳定的占空比。

特别地，背光驱动器30基于输入Vsync1的频率（或周期）的变化生成Vsync2以便于适应性地对应于输入Vsync1的频率的变化，根据相邻的Vsync1之间的频率（周期）差是否满足预置阈值范围选择输入Vsync1和生成的Vsync2中的一个作为输出Vsync3，并且生成具有输入占空比的PWM信号以驱动背光单元50。

因此，即使输入Vsync1的频率根据输入图像而变化，则背光驱动器30可以使用输入Vsync1或生成的Vsync2作为输出Vsync3来保持输出PWM信号的恒定占空比，从而防止具有权衡关系的背光闪烁和波动噪声。

另外，当相邻的Vsync1之间的频率（周期）差处于阈值内时，不能够识别由于周期差导致的占空比差，并且因此，可以在没有不必要的计算处理的情况下输出Vsync1作为Vsync3。可以通过设计者进行的多次实验对对应的液晶显示装置预先设置适当的范围并且将该适当的范围存储在液晶显示装置的内部存储器中来获得阈值，并且可以根据需要对该阈值进行升级。

背光驱动器30可以具有输入Vsync1与生成的Vsync2之间的大约至少一帧（一个周期）的延迟时间。

图3是图2中所示的背光驱动器30的内部结构的框图，并且图4是图3中所示的背光驱动器30的Vsync滤波器34的内部结构的框图。

图3中所示的背光驱动器30包括用于分析输入Vsync1的频率以检测并输出周期f1的频率分析器32、用于对输入Vsync1和来自频率分析器32的Vsync1的周期f1进行滤波以输出Vsync3及其周期f3的Vsync滤波器34、用于对输入PWM信号进行采样和时间差来检测输入占空比的占空比检测器36和用于使用来自Vsync滤波器34的Vsync3和周期f3生成具有来自占空比检测器36的占空比的输出PWM信号以将输出PWM信号输出到背光单元50的PWM生成器38。

频率分析器32分析从主机10或时序控制器20输入的Vsync1的频率以在每帧（周期）检测和输出输入Vsync1的周期f1。

Vsync滤波器34在每帧对Vsync1进行滤波以生成Vsync2以便于适应性地对应于输入Vsync1的频率的变化，并且根据相邻的输入Vsync1之间的频率（周期）差是否满足预置条件来选择输入Vsync1与生成的Vsync2中的一个来输出Vsync3。

换言之，Vsync滤波器34在每帧基于输入Vsync1生成Vsync2。在该情况下，Vsync滤波器34根据输入Vsync1与生成的Vsync2之间的时间差基于输入Vsync1的周期f1生成Vsync2的周期f2。另外，Vsync滤波器34计算Vsync1与Vsync2之间的周期差，根据计算的周期差选择Vsync1与Vsync2中的一个作为Vsync3，并且还选择输入Vsync1的周期f1与生成的Vsync2的周期f2中的一个作为Vsync3的周期f3。

占空比检测器36对从主机10或时序控制器20输入的PWM信号进行采样以检测输入占空比。占空比检测器36通过使用内部时钟对输入PWM信号进行采样和时间差来检测输入PWM信号的每个周期并且还检测每个周期的高脉宽。另外，占空比检测器36将每个周期检测到的高脉宽与周期的比率计算为百分比以在输入PWM信号的每个周期检测并输出输入占空比。

PWM生成器38使用来自Vsync滤波器34的Vsync3及其周期f3根据来自占空比检测器36的占空比生成并输出PWM信号。例如，PWM生成器38基于来自Vsync滤波器34的Vsync3的周期f3生成内部时钟并且然后使用该内部时钟生成具有占空比的PWM信号以将PWM信号输出到背光单元50。

图4是图3中所示的Vsync滤波器34的内部结构的框图。

图4的Vsync滤波器34包括：Vsync2生成器340，用于生成具有周期f2的生成的Vsync2；时间差检测器342，用于检测输入Vsync1与来自Vsync2生成器340的Vsync2的开始时刻之间的时间差E；第一差计算器344，用于计算输入Vsync1的周期f1与来自时间差检测器342的时间差E之间的差（f1-E=f2）以输出Vsync2的周期f2；第二差计算器348，用于计算并输出输入Vsync1的当前周期f1与从缓冲器346提供的前一周期f1p之间的差（f1-f1p=C）；确定单元350，用于确定来自第二差计算器348的差（C）是否处于阈值范围内以生成标志信号；第一复用器354（下面称为MUX1354），用于响应于来自确定单元350的标志信号选择Vsync1和Vsync2中的一个作为Vsync3；以及第二复用器356（下面称为MUX2356），用于响应于标志信号选择Vsync1的周期f1和Vsync2的周期f2中的一个作为Vsync3的周期f3。

Vsync2生成器340生成并输出具有从第一差计算器344提供的周期f2的Vsync2。

时间差检测器342检测输入Vsync1和来自Vsync2生成器340的Vsync2的开始时刻之间的时间差E以输出所检测到的时间差E。换言之，时间差检测器342检测输入Vsync1的开始时刻与Vsync2的开始时刻的时间差E以输出时间差E。

第一差计算器344计算输入Vsync1的当前周期f1与来自时间差检测器342的时间差E之间的差（f1-E=f2）以输出下一Vsync2的周期f2。

第二差计算器348计算并输出相邻的输入Vsync1的周期之间的差C。换言之，第二差计算器348计算并输出输入Vsync1的当前周期f1与从缓冲器346提供的前一周期f1p之间的差（|f1-f1p|=C）。

确定单元350确定从第二差计算器348提供的差C（即，相邻的Vsync1的周期之间的差C）是否处于预置阈值范围（0＜C＜T）内以生成标志信号。当相邻的Vsync1的周期之间的差C处于阈值范围（0＜C＜T）内（是）时，确定单元350生成标志信号“1”。另一方面，当相邻的Vsync1的周期之间的差C没有处于阈值范围（0＜C＜T）（否）时，确定单元350生成标志信号“0”。

MUX1354响应于来自确定单元350的标志信号选择Vsync1和Vsync2中的一个作为Vsync3。当来自确定单元350的标志信号为“1”时，MUX1354选择Vsync1作为Vsync3。当来自确定单元350的标志信号为“0”时，MUX1354选择Vsync2作为Vsync3。

MUX2356响应于来自确定单元350的标志信号选择Vsync1的周期f1和Vsync2的周期f2中的一个作为Vsync3的周期f3。当来自确定单元350的标志信号为“1”时，MUX1356选择Vsync1的周期f1作为Vsync3的周期f3。当来自确定单元350的标志信号为“0”时，MUX1356选择Vsync2的周期f2作为Vsync3的周期f3。

用于确定由确定单元350设置的阈值范围的阈值T由设计者根据对应的液晶显示装置预先设置并且存储在作为液晶显示装置的内部存储器的EEPROM40中。主机10可以经由I2C通信将EEPROM40中存储的阈值T更新到期望值（即，主机10的期望值），从而增加阈值T的调整自由度。

由于该原因设置阈值T。当相邻的输入Vsync1之间的周期差等于或小于可识别水平时，由于周期差导致劣化的占空比不大，并且因此没有被识别，从而防止了诸如其中使用生成的Vsync2的处理的不必要的处理。

图5是示出当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差C大于最大阈值T时的图4中所示的Vsync滤波器34的滤波处理和PWM信号输出的波形图。

一般来说，当当前帧和前一帧之间的周期差等于或小于1ms时，不会识别出闪烁，并且因此，最大阈值T可以被设置到1ms。图5示出了输入Vsync1的频率从100Hz增加到120Hz的情况。

在图5中的时间①处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和生成的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为10ms。由于差C为0，因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图5中的时间②处，当前Vsync1的周期f1为8.3ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为1.7ms。另外，下一Vsync2在Vsync1的开始时刻还没有开始，并且因此，时间差E没有被更新并且仍然为0。因此，Vsync1的周期f1与时间差E之间的差f2仍然为10ms。由于差C的绝对值大于阈值T（即，1ms）），因此，标志信号为0。因此，当前Vsync2被输出作为输出Vsync3。然而，输出Vsync3处于低状态，并且因此，输出Vsync3的周期f3没有被更新并且保持在之前的值。

在图5中的时间③处，当前Vsync1的周期f1为8.3ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为1.7ms。另外，时间差E为1.7ms（其是当前Vsync2的开始时刻与当前Vsync1的开始时刻之间的时间差）。因此，Vsync1的周期f1与时间差E之间的差f2为6.6ms。由于差C为1.7ms（其大于阈值T（即，1ms）），因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图5中的时间④处，当前Vsync1的周期f1为8.3ms并且前一Vsync1的周期f1p为8.3ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻与当前Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为8.3ms。由于差C为0，因此，标志信号为0。因此，当前Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

下面列出的表1示出了图5的处理期间的所有值。

表1

图5的处理	时间①	时间②	时间③	时间④
					输入Vsync1(周期)	10→8.3	8.3	8.3	8.3
f1	10	8.3	8.3	8.3
					f1p	10	10	10	8.3
C=|f1-f1p|	0	1.7	1.7	0
					Vsync2(周期)	10	10	6.6	8.3
E	0	0	1.7	0
					D=f1-E	10	10	6.6	8.3
标志信号	0	0	0	0
					Vsync3	Vsync2	Vsync2	Vsync2	Vsync2
f3	f2	f2	f2	f2

因此，可以看到的是，当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差C大于阈值T时，生成的Vsync2及其周期f2被通过对Vsync1进行滤波而输出作为输出Vsync3及其周期f3，从而获得PWM信号的输出，其在Vsync1和Vsync2彼此同步的情况下保持了占空比50%。

图6是示出当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差C大于最大阈值T时的图4中所示的Vsync滤波器34的滤波处理和PWM信号输出的波形图。

图6示出了输入Vsync1的频率从120Hz减小到100Hz并且最大阈值T被设置为1ms的情况。

在图6中的时间①处，当前Vsync1的周期f1为8.3ms并且前一Vsync1的周期f1p为8.3ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和当前Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为8.3ms。由于差C为0，因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图6中的时间②处，当前Vsync1的周期f1为8.3ms并且前一Vsync1的周期f1p为8.3ms，并且因此，其差C为0ms。另外，生成的在时间②处生成新的Vsync2，但是没有输入输入Vsync1，并且因此，时间差E没有被更新并且为0。因此，Vsync1的周期f1与时间差E之间的差f2仍然为8.3ms。差C为0，并且因此，标志信号为0。因此，当前的Vsync2被输出作为输出Vsync3，并且当前的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图6中的时间③处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为8.3ms，并且因此，其差C为1.7ms。另外，在Vsync1的开始时刻没有生成新的Vsync2，并且因此，时间差E没有被更新并且仍然为0。因此，Vsync1的周期f1与时间差E之间的差f2仍然为8.3ms。由于差C为-1.7ms（其小于0），因此，标志信号为0。因此，当前的Vsync2被输出作为输出Vsync3。然而，输出Vsync3处于低状态，并且因此，输出Vsync3的周期f3没有被更新并且保持在之前的值。

在图6中的时间④处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为8.3ms，并且因此，其差C为-1.7ms。另外，时间差E为6.6ms（其是Vsync2的开始时刻与Vsync1的开始时刻之间的时间差）。因此，Vsync1的周期f1与时间差E之间的差f2为3.4ms。由于差C为1.7ms（其大于阈值T（即，1ms）），因此，标志信号为0。因此，当前的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图6中的时间⑤处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和生成的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为10ms。由于差C为0，因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

下面列出的表2示出了图6的处理期间的所有值。

表2

图6的处理	时间①	时间②	时间③	时间④	时间⑤
						输入Vsync1(周期)	8.3→10	10	10	10	10
f1	8.3	8.3	10	10	10
						f1p	8.3	8.3	8.3	8.3	10
C=|f1-f1p|	0	0	1.7	1.7	0
						Vsync2(周期)	8.3	8.3	8.3	3.4	10
E	0	0	0	6.6	0
						D=f1-E	8.3	8.3	8.3	3.4	10
标志信号	0	0	0	0	0
						Vsync3	Vsync2	Vsync2	Vsync2	Vsync2	Vsync2
f3	f2	f2	f2	f2	f2

因此，可以看到的是，当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差C大于阈值T时，当前的Vsync2及其周期f2被通过对Vsync1进行滤波而输出作为输出Vsync3及其周期f3，从而获得PWM信号的输出，其在Vsync1和Vsync2彼此同步的情况下保持占空比50%。

图7是示出当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差C小于最大阈值T时的图4中所示的Vsync滤波器34的滤波处理和PWM信号输出的波形图。

图7示出了输入Vsync1的频率从100Hz增加到105Hz并且最大阈值T被设置为1ms的情况。

在图7中的时间①处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和生成的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为10ms。由于差C为0，因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图7中的时间②处，当前Vsync1的周期f1为9.5ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0.5ms。另外，在Vsync1的开始时刻没有生成新的Vsync2，并且因此，时间差E没有被更新并且仍然为0。因此，Vsync1的周期f1与时间差E之间的差f2为9.5ms。由于差C为0.5ms（其小于阈值T（即，1ms）并且大于0），因此，标志信号为1。因此，生成的Vsync2被输出作为输出Vsync3，并且当前的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图7中的时间③处，当前Vsync1的周期f1为9.5ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0.5ms。另外，时间差E为0.5ms（其是当前的Vsync2的开始时刻与Vsync1的开始时刻之间的时间差）。因此，Vsync1的周期f1与时间差E之间的差f2为9ms。差C的绝对值为0.5ms（其小于阈值T（即，1ms）），并且因此，标志信号为1。因此，输入Vsync1被输出作为输出Vsync3。然而，输出Vsync3处于低状态，并且因此，输出Vsync3的周期f3没有被更新并且保持在之前的值。

在图7中的时间④处，当前Vsync1的周期f1为9.5ms并且前一Vsync1的周期f1p为9.5ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和当前的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为9.5ms。由于差C为0，因此，标志信号为0。因此，当前的Vsync2被输出作为输出Vsync3，并且生成的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

下面列出的表3示出了图7的处理期间的所有值。

表3

图7的处理	时间①	时间②	时间③	时间④
					输入Vsync1(周期)	10→9.5	9.5	9.5	9.5
f1	10	9.5	9.5	9.5
					f1p	10	10	10	9.5
C=|f1-f1p|	0	0.5	0.5	0
					Vsync2(周期)	10	10	9	9.5
E	0	0	0.5	0
					D=f1-E	10	9.5	9	9.5
标志信号	0	1	1	0
					Vsync3	Vsync2	Vsync2	Vsync1	Vsync2
f3	f2	f2	f2	f2

因此，可以看到的是，当输入Vsync1的频率增加并且相邻的输入Vsync1的周期之间的差C处于阈值范围内时，输入Vsync1及其周期f1被输出作为输出Vsync3及其周期f3，从而获得PWM信号的输出，其具有等于或低于可识别水平的占空比差或者保持与Vsync1同步的占空比50%。

图8是示出当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差C小于最大阈值T时的图4中所示的Vsync滤波器34的滤波处理和PWM信号输出的波形图。

图8示出了输入Vsync1的频率从105Hz减小到100Hz并且最大阈值T被设置为1ms的情况。

在图8中的时间①处，当前Vsync1的周期f1为9.5ms并且前一Vsync1的周期f1p为9.5ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和新的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为9.5ms。由于差C为0，因此，标志信号为0。因此，新的Vsync2被输出作为输出Vsync3，并且新的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图8中的时间②处，当前Vsync1的周期f1为9.5ms并且前一Vsync1的周期f1p为9.5ms，并且因此，其差C为0ms。另外，在时间②处生成了新的Vsync2，但是没有输入新的Vsync1，并且因此，时间差E没有被更新并且为0。因此，Vsync1的周期f1与时间差E之间的差f2仍然为9.5ms。差C的绝对值为0，并且因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且当前的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

在图8中的时间③处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为9.5ms，并且因此，其差C为0.5ms。另外，在Vsync1的开始时刻没有生成新的Vsync2，并且因此，时间差E没有被更新并且仍然为0。因此，Vsync1的周期f1与时间差E之间的差f2仍然为9.5ms。由于差C为0.5ms（其小于0），因此，标志信号为0。因此，当前的Vsync2被输出作为输出Vsync3。然而，输出Vsync3处于低状态，并且因此，输出Vsync3的周期f3没有被更新并且保持在之前的值。

在图8中的时间④处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为9.5ms，并且因此，其差C为-0.5ms。另外，时间差E为9ms（其是当前的Vsync2的开始时刻与Vsync1的开始时刻之间的时间差）。因此，Vsync1的周期f1与时间差E之间的差f2为1ms。差C为0.5ms（其小于阈值T（即，1ms）），并且因此，标志信号为1。因此，输入Vsync1被输出作为输出Vsync3。然而，输出Vsync3处于低状态，并且因此，输出Vsync3的周期f3没有被更新并且被保持在之前的值。

在图8中的时间⑤处，当前Vsync1的周期f1为10ms并且前一Vsync1的周期f1p为10ms，并且因此，其差C为0ms。另外，Vsync1的开始时刻和当前的Vsync2的开始时刻相同，并且因此，时间差E为0。因此，Vsync1的周期f1与时间差E之间的差f2为10ms。由于差C为0，因此，标志信号为0。因此，生成的Vsync2被输出作为输出Vsync3，并且当前的Vsync2的周期f2被输出作为输出Vsync3的周期f3。

下面列出的表4示出了图8的处理期间的所有值。

表4

图8的处理	时间①	时间②	时间③	时间④	时间⑤
						输入Vsync1(周期)	9.5→10	10	10	10	10
f1	9.5	9.5	10	10	10
						f1p	9.5	9.5	9.5	9.5	10
C=|f1-f1p|	0	0	0.5	0.5	0
						Vsync2(周期)	9.5	9.5	9.5	1	10
E	0	0	0	9	0
						D=f1-E	9.5	9.5	9.5	1	10
标志信号	0	0	0	1	0
						Vsync3	Vsync2	Vsync2	Vsync2	Vsync1	Vsync2
f3	f2	f2	f2	f2	f2

因此，可以看到的是，当输入Vsync1的频率减小并且相邻的输入Vsync1的周期之间的差C处于阈值范围内时，输入Vsync1及其周期f1被输出作为输出Vsync3及其周期f3，从而获得与Vsync1同步的PWM信号的输出，其具有等于可识别水平或更低水平的占空比差或保持占空比50%。

如上所述，根据本发明的背光驱动器及其驱动方法在每帧基于输入Vsync1生成Vsync2，并且使用Vsync1与Vsync2之间的时间差来生成Vsync2的周期以便于适应性地对应于输入Vsync1的频率的变化。另外，背光驱动器及其驱动方法根据相邻的输入Vsync1之间的频率（周期）差是否满足预置阈值范围选择输入Vsync1和生成的Vsync2中的一个作为输出Vsync3，还选择输入Vsync1的频率（周期）和生成的Vsync2的频率（周期）中的一个作为输出Vsync3的频率（周期），并且使用输出Vsync3基于输入占空比生成并输出PWM信号。因此，即使输入Vsync1的频率变化，也可以使用与输入Vsync1或生成的Vsync2同步的输出Vsync3保持输入PWM信号的恒定占空比，从而防止了具有权衡关系的背光闪烁和波动噪声。

另外，当相邻的Vsync1之间的频率（周期）差处于阈值范围内时，不能够识别由于周期差导致的占空比差，并且因此，可以直接输出Vsync1作为Vsync3。

根据本发明，背光驱动器及其驱动方法生成第二垂直同步信号，其具有根据输入第一垂直同步信号的频率的变化而变化的频率，根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围选择第一垂直同步信号和第二垂直同步信号中的一个作为第三垂直同步信号，并且生成与第二垂直同步信号同步的具有输入占空比的PWM信号以驱动背光。

因此，在根据本发明的背光驱动器及其驱动方法中，即使输入第一垂直同步信号的频率变化，可以使用基于输入第一垂直同步信号或生成的第二垂直同步信号的输出第三垂直同步信号来保持输出PWM信号的恒定占空比，从而防止了具有权衡关系的背光闪烁和波动噪声。

另外，在根据本发明的背光驱动器及其驱动方法中，当相邻的第一垂直同步信号之间的频率差处于阈值范围内时，不能够识别由于周期差导致的占空比差，并且因此，可以直接输出第一垂直同步信号作为第三垂直同步信号。

对于本领域技术人员来说显而易见的是，在不偏离本发明的精神或范围的情况下能够在本发明中进行各种修改和变化。因此，本发明意在涵盖本发明的修改和变化，只要它们落入所附权利要求及其等同物的范围内即可。

Claims (6)

1.一种背光驱动器，所述背光驱动器包括：

垂直同步信号滤波器，所述垂直同步信号滤波器用于基于输入的第一垂直同步信号生成第二垂直同步信号，并且根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围来选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为第三垂直同步信号；

占空比检测器，所述占空比检测器用于检测输入的脉宽调制PWM信号的占空比；和

PWM生成器，所述PWM生成器用于生成与从所述垂直同步信号滤波器输出的所述第三垂直同步信号同步并且具有所述占空比的输出PWM信号，并且将所述输出PWM信号输出到背光单元；

其中，所述垂直同步信号滤波器基于所述第一垂直同步信号的第一周期以及所述第一垂直同步信号与所述第二垂直同步信号的开始时刻之间的时间差生成所述第二垂直同步信号的第二周期，根据相邻的第一垂直同步信号的第一周期之间的差是否满足所述阈值范围来选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号，并且选择所述第一垂直同步信号的所述第一周期和所述第二垂直同步信号的所述第二周期中的一个作为所述第三垂直同步信号的第三周期；以及

其中，所述垂直同步信号滤波器进一步包括：

频率分析器，所述频率分析器布置在所述垂直同步信号滤波器的输入端子处并且用于检测并输出所述第一垂直同步信号的第一周期，

第二垂直同步信号生成器，所述第二垂直同步信号生成器用于生成并输出具有所述第二周期的所述第二垂直同步信号；

时间差检测器，所述时间差检测器用于检测所述第一垂直同步信号和来自所述第二垂直同步信号生成器的所述第二垂直同步信号的开始时刻之间的时间差；

第一差计算器，所述第一差计算器用于计算所述第一垂直同步信号的所述第一周期与来自所述时间差检测器的所述时间差之间的第一差以输出所述第二垂直同步信号的第二周期；

第二差计算器，所述第二差计算器用于计算并输出相邻的第一垂直同步信号的第一周期之间的第二差；

确定单元，所述确定单元用于确定来自所述第二差计算器的所述第二差是否满足预置阈值范围以生成标志信号；

第一复用器，所述第一复用器用于响应于来自所述确定单元的所述标志信号选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号；以及

第二复用器，所述第二复用器用于响应于来自所述确定单元的所述标志信号选择所述第一垂直同步信号的所述第一周期和所述第二垂直同步信号的所述第二周期中的一个作为所述第三垂直同步信号的所述第三周期。

2.根据权利要求1所述的背光驱动器，其中，当所述第二差满足所述预置阈值范围时，所述第一复用器选择所述第一垂直同步信号并且所述第二复用器选择所述第一垂直同步信号的所述第一周期，并且

当所述第二差不满足所述预置阈值范围时，所述第一复用器选择所述第二垂直同步信号并且所述第二复用器选择所述第二垂直同步信号的所述第二周期。

3.根据权利要求1所述的背光驱动器，其中，所述确定单元确定所述第二差是否处于由预置最小阈值和预置最大阈值设置的所述预置阈值范围内。

4.一种驱动背光驱动器的方法，该方法包括：

基于输入的第一垂直同步信号生成第二垂直同步信号，并且根据相邻的第一垂直同步信号之间的周期差是否满足预置阈值范围来选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为第三垂直同步信号；

检测输入的脉宽调制PWM信号的占空比；和

生成与所述第三垂直同步信号同步并且具有所述占空比的输出PWM信号，并且将所述输出PWM信号输出到背光单元；

其中，生成所述第二垂直同步信号并且选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号的步骤包括：

基于所述第一垂直同步信号的第一周期以及所述第一垂直同步信号与所述第二垂直同步信号的开始时刻之间的时间差生成所述第二垂直同步信号的第二周期，

根据相邻的第一垂直同步信号的第一周期之间的差是否满足所述预置阈值范围来选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号，并且选择所述第一垂直同步信号的所述第一周期和所述第二垂直同步信号的所述第二周期中的一个作为所述第三垂直同步信号的第三周期；以及

其中，生成所述第二垂直同步信号并且选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号的步骤进一步包括：

检测并输出所述第一垂直同步信号的第一周期，

生成并输出具有所述第二周期的所述第二垂直同步信号；

检测所述第一垂直同步信号和所述第二垂直同步信号的开始时刻之间的时间差；

计算所述第一垂直同步信号的所述第一周期与所检测到的时间差之间的第一差以输出所述第二垂直同步信号的第二周期；

计算并输出相邻的第一垂直同步信号的第一周期之间的第二差；

确定所述第二差是否满足所述预置阈值范围以生成标志信号；

响应于所述标志信号选择所述第一垂直同步信号和所述第二垂直同步信号中的一个作为所述第三垂直同步信号；以及

响应于所述标志信号选择所述第一垂直同步信号的所述第一周期和所述第二垂直同步信号的所述第二周期中的一个作为所述第三垂直同步信号的所述第三周期。

5.根据权利要求4所述的方法，其中，当所述第二差满足所述预置阈值范围时，选择所述第一垂直同步信号和所述第一垂直同步信号的所述第一周期，并且

当所述第二差不满足所述预置阈值范围时，选择所述第二垂直同步信号和所述第二垂直同步信号的所述第二周期。

6.根据权利要求4所述的方法，其中，确定步骤包括确定所述第二差是否处于由预置最小阈值和预置最大阈值设置的所述预置阈值范围内。