CN103902484A - 一种芯片升级的自适应方法 - Google Patents

Abstract

本发明公开了一种芯片升级的自适应方法，包括以下步骤：S1，上位机发送8’h55波特率校准码给芯片，芯片接收上位机发送的波特率校准码8’h55；S2，芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止；S3，芯片计数8个bit的时间后，根据计数值设置波特率分频寄存器的配置值；S4，芯片根据配置值产生波特率时钟发出8’haa；S5，若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则芯片复位，上位机更换波特率重新进行匹配。本发明的自适应升级，不仅灵活性高而且精度高、面积小、简单易用。

Description

一种芯片升级的自适应方法

技术领域

本发明涉及芯片升级方法，具体涉及一种芯片升级的自适应方法。

背景技术

芯片升级可通过uart把应用程序升级到eflash中，而芯片升级程序一般固化在ROM中，不能更改。如果用uart升级程序，在不能自适应波特率的情况下，则只能使用一种波特率，其灵活性差。现有的芯片升级方法即使可以自适应波特率，也不能可选择奇偶校验，应用范围小。

发明内容

本发明针对上述问题，提供了一种芯片升级的自适应方法，包括以下步骤：

S1，上位机发送8’h55波特率校准码给芯片，芯片接收上位机发送的波特率校准码8’h55；

S2，芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止；

S3，芯片计数8个bit的时间后，根据计数值设置波特率分频寄存器的配置值；

S4，芯片根据配置值产生波特率时钟发出8’haa；

S5，若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则芯片复位，上位机更换波特率重新进行匹配。

进一步地，所述步骤S2具体为：芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止，将计数的值进行保存。

更进一步地，所述步骤S3具体为：根据步骤S2所述的计数的值计算出主机发送的8位数据8’h55的时间，再计算出主机发送8位数据8’h55的波特率，进而设置波特率分频寄存器的配置值，使得芯片通信的波特率和主机相同。

更进一步地，所述步骤S4具体为：芯片根据配置值产生和步骤S1中主机发送波特率校准码8’h55相同波特率的波特率时钟向上位机发送波特率确准码8’haa。

更进一步地，所述步骤S5具体为：若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则通过芯片复位引脚使芯片手动复位，上位机更换波特率重新进行匹配；然后上位机更换较低的波特率继续发送波特率校准码8’h55给芯片，进行波特率匹配；再重复步骤S1至S5。

更进一步地，还包括芯片根据计数值计算8bit的平均时间不用除法器除8，只需将计数值对应的二进制值低三位截掉就可实现计算波特率寄存器的配置值。

更进一步地，还包括芯片将计数值对应的二进制值的第三位加上计数值对应的二进制值低三位截掉后的值四舍五入后对波特率寄存器进行配置。

更进一步地，还包括上位机发送8’h55根据下降沿来取得8bit的发送时间，与数据位后面是否有校验位、奇校验还是偶校验及数据中STOP位的个数无关。

本发明的优点：

本发明的自适应升级，不仅灵活性高而且精度高、面积小、简单易用。

除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。

附图说明

构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

图1是本发明的一种芯片升级的自适应方法流程图；

图2是本发明的一种芯片升级的自适应方法时序图；

图3是本发明的一种芯片升级的自适应方法用到的硬件结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明的一种芯片升级的自适应方法流程图。

参考图1，如图1所示，一种芯片升级的自适应方法，包括以下步骤：

S1，上位机发送8’h55波特率校准码给芯片，芯片接收上位机发送的波特率校准码8’h55；

S2，芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止；

S3，芯片计数8个bit的时间后，根据计数值设置波特率分频寄存器的配置值；

S4，芯片根据配置值产生波特率时钟发出8’haa；

S5，若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则芯片复位，上位机更换波特率重新进行匹配。

所述步骤S2具体为：芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止，将计数的值进行保存。

所述步骤S3具体为：根据步骤S2所述的计数的值计算出主机发送的8位数据8’h55的时间，再计算出主机发送8位数据8’h55的波特率，进而设置波特率分频寄存器的配置值，使得芯片通信的波特率和主机相同。

所述步骤S4具体为：芯片根据配置值产生和步骤S1中主机发送波特率校准码8’h55相同波特率的波特率时钟向上位机发送波特率确准码8’haa。

所述步骤S5具体为：若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则通过芯片复位引脚使芯片手动复位，上位机更换波特率重新进行匹配；然后上位机更换较低的波特率继续发送波特率校准码8’h55给芯片，进行波特率匹配；再重复步骤S1至S5。

还包括芯片根据计数值计算8bit的平均时间不用除法器除8，只需将计数值对应的二进制值低三位截掉就可实现计算波特率寄存器的配置值。

还包括芯片将计数值对应的二进制值的第三位加上计数值对应的二进制值低三位截掉后的值四舍五入后对波特率寄存器进行配置。

还包括上位机发送8’h55根据下降沿来取得8bit的发送时间，与数据位后面是否有校验位、奇校验还是偶校验及数据中STOP位的个数无关。

本发明选取校准码8’h55而不是选取通用的8’h00或8’hff等，是因为发送8’h55可以根据下降沿来取得8bit的发送时间，这样不影响数据位后面是否有校验位、奇校验还是偶校验及STOP位的个数。所以就无需限定通信的一种协议，可以根据芯片升级的应用来更换奇偶位。根据其下降沿选择8bit的时间可以不用除法器只需把计数值对应的二进制值得低三位截断就可实现计算波特率寄存器的配置值，节省芯片设计的面积和功耗。并且还可把计数值对应的二进制值的第三位加到配置值进行四舍五入，使得配置值精度高，速度匹配精准。

本发明为了增加设计的健壮性，还在输入增加了去毛刺的设计，滤去总线上尖峰或毛刺，防止发生误触发。

本发明的自适应升级，不仅灵活性高而且精度高、面积小、简单易用。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种芯片升级的自适应方法，其特征在于，包括以下步骤：

S1，上位机发送8’h55波特率校准码给芯片，芯片接收上位机发送的波特率校准码8’h55；

S2，芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止；

S3，芯片计数8个bit的时间后，根据计数值设置波特率分频寄存器的配置值；

S4，芯片根据配置值产生波特率时钟发出8’haa；

S5，若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则芯片复位，上位机更换波特率重新进行匹配。

2.根据权利要求1所述的芯片升级的自适应方法，其特征在于，所述步骤S2具体为：芯片从START位的下降沿以从机主频开始计数，到第五个下降沿停止，将计数的值进行保存。

3.根据权利要求1所述的芯片升级的自适应方法，其特征在于，所述步骤S3具体为：根据步骤S2所述的计数的值计算出主机发送的8位数据8’h55的时间，再计算出主机发送8位数据8’h55的波特率，进而设置波特率分频寄存器的配置值，使得芯片通信的波特率和主机相同。

4.根据权利要求1所述的芯片升级的自适应方法，其特征在于，所述步骤S4具体为：芯片根据配置值产生和步骤S1中主机发送波特率校准码8’h55相同波特率的波特率时钟向上位机发送波特率确准码8’haa。

5.根据权利要求1所述的芯片升级的自适应方法，其特征在于，所述步骤S5具体为：若上位机收到的数据为8’haa则波特率自适应匹配成功，若不是则通过芯片复位引脚使芯片手动复位，上位机更换波特率重新进行匹配；然后上位机更换较低的波特率继续发送波特率校准码8’h55给芯片，进行波特率匹配；再重复步骤S1至S5。

6.根据权利要求1所述的芯片升级的自适应方法，其特征在于，还包括芯片根据计数值计算8bit的平均时间不用除法器除8，只需将计数值对应的二进制值低三位截掉就可实现计算波特率寄存器的配置值。

7.根据权利要求1所述的芯片升级的自适应方法，其特征在于，还包括芯片将计数值对应的二进制值的第三位加上计数值对应的二进制值低三位截掉后的值四舍五入后对波特率寄存器进行配置。

8.根据权利要求1所述的芯片升级的自适应方法，其特征在于，还包括上位机发送8’h55根据下降沿来取得8bit的发送时间，与数据位后面是否有校验位、奇校验还是偶校验及数据中STOP位的个数无关。

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