CN103841074B - 一种基于fpga并行处理的超宽带接收机同步方法 - Google Patents

Abstract

本发明涉及一种基于FPGA并行处理的超宽带接收机同步方法，其步骤为：1）在超宽带接收机帧同步模块内设置一比特量化模块、并行滑动相关模块和判决数据输出模块；接收端采用零中频方法，通过两路ADC转换器将接收到的模拟信号数字化后，进入FPGA通过高速串并转换模块进行1分4的串并转换；2）并行数字信号进入接收机内的一比特量化模块进行一比特量化；3）经一比特量化处理后的数字信号进入并行滑动相关模块实现数字信号滑动相关；4）判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，出现相关峰时完成同步。本发明能解决超宽带信号的高基带采样率在FPGA中处理速度受限的问题，可广泛在通信技术领域中应用。

Description

一种基于FPGA并行处理的超宽带接收机同步方法

技术领域

本发明涉及一种通信技术领域中多载波正交频分复用超宽带(multiband-OFDM-ultra wideband,MB-OFDM-UWB)接收机的信号同步接收方法，特别是关于一种基于FPGA并行处理的超宽带接收机同步方法。

背景技术

按照FCC对超宽带信号的新定义，只要瞬时信号带宽大于500MHz即可，对信号形式没有具体限制。因此，利用OFDM（正交频分复用技术）实现超宽带系统是一个重要的发展方向。MB-OFDM-UWB采用大量的正弦子载波进行并行传输，每个子载波单独进行调制，均可看作一个窄带信号，所有子载波信号占据的总带宽超过500MHz。

而接收机的同步对于任何数字通信系统来说都是一个根本的任务，没有精确的同步很难对传输的数据进行可靠的恢复，对于MB-OFDM-UWB系统来说更是如此。然而超宽带接收机的基带采样率过高，受限于FPGA处理时钟速度，需要采用多路并行的方式对接收信号进行同步。

发明内容

针对上述问题，本发明的目的是提供一种基于FPGA并行处理的超宽带接收机同步方法，该方法是以ECMA368为标准的基于OFDM方式的超宽带接收机的信号同步接收方法，解决超宽带信号的高采样率在FPGA中处理速度受限的问题，进而提高处理速度。

为实现上述目的，本发明采取以下技术方案：一种基于FPGA并行处理的超宽带接收机同步方法，其包括以下步骤：1）在超宽带接收机的帧同步模块内设置一比特量化模块、并行滑动相关模块和判决数据输出模块；且超宽带接收机的接收端采用零中频方法，通过两路ADC转换器将接收到的两路模拟信号进行数字化后，数字信号进入FPGA后通过FPGA内置的高速串并转换模块进行1分4的串并转换后进入后续的并行同步接收；并行同步接收的输入端为实部四路信号，虚部四路信号，每一路同步头有效数据长度为32个；2）并行数字信号进入接收机内的一比特量化模块，由一比特量化模块对接收的数字信号进行一比特量化；3）经一比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关；4）接收机内的判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，当出现相关峰时即完成同步。

所述步骤3）中，所述并行滑动相关模块包括移位寄存模块和乘累加模块，所述移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存，实现滑动过程；每一路移位寄存器深度为32；新接收1比特量化后数字信号进入移位寄存器的最高位，其余1比特量化后数字信号向低位依次移一位；各个移位寄存器结构相同。

所述移位寄存模块中每一个移位寄存器对与其接收到的一路1比特量化后数字信号进行移位寄存，实现滑动相关的方法如下：（1）假定接收数据r(0),r(1),r(2),r(3)…为串并转换之前的数字信号，采样率为528MHz，则经过高速串并转换模块串并转换后四路并行数据随着时钟变化输出依次滞后的四个采样点r(0+4i)，r(1+4i)，r(2+4i)，r(3+4i)，其中i为时钟周期数，i=0,1,2…；四个采样点同一个时钟周期进入四路移位寄存器进行移位寄存，实现经过移位寄存器在每个时钟周期并行更新四个输入1比特量化数字信号，采样率降为132MHz；（2）采用四个并行的乘累加模块，每个乘累加模块将移位寄存器中的数据与本地序列进行相关运算，将乘法器简化成为简单的加减法结构，经过乘累加模块并行输出接收数据与本地数据的四个相关值，实现在132MHz采样率下的并行处理的滑动相关功能。

本发明由于采取以上技术方案，其具有以下优点：本发明采用以ECMA368为标准的超宽带接收机的信号同步接收的FPGA实现方法，通过利用并行多路移位寄存模块和多路乘累加模块实现滑动相关，解决了超宽带信号的高采样率在FPGA中处理速度受限的问题。本发明可以广泛在通信技术领域中应用。

附图说明

图1是本发明的MB-OFDM-UWB物理层帧结构示意图；

图2是本发明的移位寄存器结构示意图；

图3是本发明的第一个乘累加模块结构示意图；

图4是本发明的第二个乘累加模块结构示意图；

图5是本发明的第三个乘累加模块结构示意图；

图6是本发明的第四个乘累加模块结构示意图。

具体实施方式

下面结合附图和实施例对本发明进行详细的描述。

本发明提供一种基于FPGA并行处理的超宽带接收机同步方法，本发明中的接收信号是指符合UWB（超宽带）技术标准中ECMA368标准的超宽带信号。如图1所示，MB-OFDM-UWB物理层帧结构由PLCP(Physical Layer Convergence Protocol，物理层汇聚协议)前导，PLCP头以及PSDU(PHY Service Data Unit)3个部分组成。其中，PLCP前导序列由30个符号组成，包括21个相同的分组同步(Packet synchronization，PS)符号、3个相同的帧同步(Frame synchronization，FS)符号以及6个相同的信道估计符号。PLCP前导的主要作用就是用于接收端的定时同步，频偏估计和补偿以及信道估计。本发明中利用3个FS符号中的第一个进行快速同步，该符号由128个采样点组成，采样率是528MHz。本发明包括以下步骤：

1）在超宽带接收机的帧同步模块内设置一比特量化模块、并行滑动相关模块和判决数据输出模块；且超宽带接收机的接收端采用零中频方法，通过两路ADC转换器将接收到的两路模拟信号（I路、Q路）进行数字化后，数字信号进入FPGA后通过FPGA内置的IP核Iserdes（高速串并转换)模块进行1分4的串并转换后进入后续的并行同步接收；通过上述并行处理，可以将528MHz采样率降为128MHz，从而有利于FPGA的实时并行处理。其中，并行同步接收的输入端为实部四路信号，虚部四路信号。每一路同步头有效数据长度为32个。

2）并行数字信号进入接收机内的一比特量化模块，由一比特量化模块对接收的数字信号进行一比特量化。其中，对串并转换后的并行数字信号进行一比特量化，即如果数字信号为正数，则量化为1，如果数字信号为负数或0则量化为-1。

3）经一比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关。

其中，并行滑动相关模块包括移位寄存模块和乘累加模块，移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存，实现滑动过程。每一路移位寄存器深度（即触发器个数）为32。新接收1比特量化后数字信号进入移位寄存器的最高位（即第31位），其余1比特量化后数字信号向低位依次移一位。各个移位寄存器结构相同，如图2所示，din为每次新输入的1比特量化后数字信号，Q₃₁～Q₀为32个D触发器的输出端，用于连接乘累加模块将数据进行乘累加运算。

下面以实部中的一路数据为例对本步骤做进一步说明，其他路的操作完全一样。

（1）假定接收数据r(0),r(1),r(2),r(3)…为串并转换之前的数字信号，采样率为528MHz，则经过Iserdes模块串并转换后四路并行数据随着时钟变化输出依次滞后的四个采样点r(0+4i)，r(1+4i)，r(2+4i)，r(3+4i)(i为时钟周期数，i=0,1,2…)，四个采样点同一个时钟周期进入四路移位寄存器，即第一个时钟周期进入四路移位寄存器的数据是r(0)，r(1)，r(2)，r(3)，第二个时钟周期进入四路移位寄存器的数据是r(4)，r(5)，r(6)，r(7)，后面依次进行。因此，进入第一路移位寄存器数据为：r(0)，r(4)，r(8)，r(12)…，采样率降为132MHz。

假定该路数据当前寄存器状态是{Q₃₁,Q₃₀,Q₂₉,…Q₀}，则下一个时钟后，移位寄存器状态变为{r(0)，Q₃₁,Q₃₀,Q₂₉,…Q₁}，再下一个时钟，移位寄存器状态变为{r(4)，r(0)，Q₃₁,Q₃₀,Q₂₉,…Q₂}，依此类推进行移位寄存，其他路的操作相同。因此，对于实部、虚部各需要4个移位寄存器，每个移位寄存器由32个D触发器组成，共需128个D触发器完成此步骤移位寄存。

（2）经移位寄存处理后的四路数据输入乘累加模块内进行滑动相关处理，本发明采用四个并行的乘累加模块，每个乘累加模块实现移位寄存器中的数据与本地序列进行相关运算。

假设当前4个移位寄存器，共128个D触发器状态分别为a(0),a(1),a(2)…a(127),四个乘累加模块在FPGA中并行运算（如图3～图6所示），则：

第一个乘累加模块的相关运算公式为：

Y(0)=a(0)h(0)+a(1)h(1)+…+a(126)h(126)+a(127)h(127)；

第二个乘累加模块的相关运算公式为：

Y(1)=a(1)h(0)+a(2)h(1)+…+a(126)h(125)+a(127)h(126)+r(0)h(127)；

第三个乘累加模块的相关运算公式为：

Y(2)=a(2)h(0)+a(3)h(1)+a(4)h(2)+…+a(127)h(125)+

r(0)h(126)+r(1)h(127)；

第四个乘累加模块的相关运算公式为：

Y(3)=a(3)h(0)+a(4)h(1)+a(5)h(2)+…

+a(127)h(124)+r(0)h(125)+r(1)h(126)+r(2)h(127)；

式中，r（0）、r（1）、r（2）为下一个时钟周期将要进入移位寄存器的1比特量化后数字信号；a(i)（i=1,2,…127）为当前移位寄存器各位1比特量化数字信号，为复数，表示为a_r(i)+a_i(i)*j；h（i）（i=1,2,…127）为本地序列，在ECMA368标准中为实数；Y(0)、Y(1)、Y(2)、Y(3)为乘累加结果。其中，由于a(i)是经过一比特量化后的数据，所以a_r(i)、a_i(i)等于1或者-1。

由于乘累加结果Y(i)=a(i)h(i)+b(i)h(i)*j；

当a=1且b=1时a(i)*h(i)=h(i)+h(i)*j；

当a=1且b=-1时a(i)*h(i)=h(i)-h(i)*j；

当a=-1且b=1时a(i)*h(i)=-h(i)+h(i)*j；

当a=-1且b=-1时a(i)*h(i)=-h(i)-h(i)*j；

如此，就将乘法器简化成为简单的加减法结构。

由此可知，经过上述移位寄存器可以在每个时钟周期并行更新四个输入1比特量化数字信号，同时，乘累加模块将乘法器简化成为简单的加减法结构，经过乘累加模块可以并行输出接收数据与本地数据的四个相关值，从而实现在132MHz采样率下的并行处理的滑动相关功能。

4）接收机内的判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，当出现相关峰时即完成同步。

上述各实施例仅用于说明本发明，各个步骤都是可以有所变化的，在本发明技术方案的基础上，凡根据本发明原理对个别步骤进行的改进和等同变换，均不应排除在本发明的保护范围之外。

Claims (2)

1.一种基于FPGA并行处理的超宽带接收机同步方法，其包括以下步骤：

1)在超宽带接收机的帧同步模块内设置1比特量化模块、并行滑动相关模块和判决数据输出模块；且超宽带接收机的接收端采用零中频方法，通过两路ADC转换器将接收到的两路模拟信号进行数字化后，数字信号进入FPGA后通过FPGA内置的高速串并转换模块进行1分4的串并转换后进入后续的并行同步接收；并行同步接收的输入端为实部四路信号，虚部四路信号，每一路同步头有效数据长度为32个；

2)并行数字信号进入接收机内的1比特量化模块，由1比特量化模块对接收的数字信号进行1比特量化；

3)经1比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关；

所述并行滑动相关模块包括移位寄存模块和乘累加模块，所述移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存，实现滑动过程；每一路移位寄存器深度为32；新接收1比特量化后数字信号进入移位寄存器的最高位，其余1比特量化后数字信号向低位依次移一位；各个移位寄存器结构相同；

4)接收机内的判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，当出现相关峰时即完成同步。

2.如权利要求1所述的一种基于FPGA并行处理的超宽带接收机同步方法，其特征在于：所述移位寄存模块中每一个移位寄存器对与其接收到的一路1比特量化后数字信号进行移位寄存，实现滑动相关的方法如下：

(1)假定接收数据r(0),r(1),r(2),r(3)…为串并转换之前的数字信号，采样率为528MHz，则经过高速串并转换模块串并转换后四路并行数据随着时钟变化输出依次滞后的四个采样点r(0+4i)，r(1+4i)，r(2+4i)，r(3+4i)，其中i为时钟周期数，i＝0,1,2…；四个采样点同一个时钟周期进入四路移位寄存器进行移位寄存，实现经过移位寄存器在每个时钟周期并行更新四个输入1比特量化数字信号，采样率降为132MHz；

(2)采用四个并行的乘累加模块，每个乘累加模块将移位寄存器中的数据与本地序列进行相关运算，将乘法器简化成为简单的加减法结构，经过乘累加模块并行输出接收数据与本地数据的四个相关值，实现在132MHz采样率下的并行处理的滑动相关功能。