CN103839942B - 高压esd保护结构 - Google Patents
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Abstract
本发明公开了高压ESD保护结构，属于半导体静电保护的技术领域。高压ESD保护结构，包括：P衬底，扩散在P衬底内部的BN埋层，形成于BN埋层上表面的P外延层，制作在P外延层上的NMOS管，P外延层上有若干N阱，每两个相邻的N阱与P外延层围成一个NMOS管的制作区域，每个NMOS管的制作区域内都有：第一N+扩散区域、第二N+扩散区域、P+扩散区域以及多晶。本发明涉及的高压ESD保护电路具有较强的电流泄放能力和耐压能力，同时又具有较高的触发电压和维持电压，使得集成电路在工作时即使遇到异常状态也不会发生闩锁现象，大大提高了电路的可靠性。
Description
技术领域
本发明公开了高压ESD保护结构，属于半导体静电保护的技术领域。
背景技术
静电放电ESD(ElectrostaticDischarge)是集成电路最关键的可靠性问题之一，特别是对于高压集成电路，如何提高其ESD防护能力成为一个热门的难题。对于高压ESD保护电路，要求既要能给被保护的高压集成电路提供有效的ESD保护，又不能影响电路的正常工作，同时还不能给电路带来可靠性的问题。
如图1为ESD保护电路的TLP(TransmissionLinePulse)曲线，横坐标Voltage为电压，Current为电流，BV为器件的雪崩击穿电压，Vt1为器件的回扫触发电压，It1为器件的回扫触发电流，Vh为器件进入回扫区的维持电压，Ih为器件的维持电流，Vt2为器件的二次击穿电压，It2为器件的二次击穿电流。一般要求ESD保护电路自身具备较强的抗ESD能力和能量泄放能力，同时要求触发电压(Vt1)和维持电压(Vh)要大于电路的电源电压(Vcc)。然而，在实际的集成电路设计中，要同时满足以上条件并不容易。在高压集成电路中，采用高压器件的ESD保护电路，在高压情况，版图上的微弱区别所导致的ESD保护器件的不均匀导通会比低电压严重的多，这会使得高压ESD保护电路本身的能力有限，不能为内部电路提供有效的保护。在现代高压集成电路设计中，有较多的设计者采用了HVSCR的ESD保护结构，它具有较高的击穿电压，并且具有很强的电流泄放能力，能够为电路提供有效的ESD保护。然而，HVSCR结构却存在一个缺点，就是它的维持电压比较低，远低于电源工作电压(Vcc)，在集成电路正常工作的情况下，外部的异常脉冲可能就会触发SCR结构，使电路进入闩锁状态，从而使得电路功能异常，甚至会导致电路直接烧毁。虽然有的设计者针对HVSCR的维持电压低这一问题进行了结构上的改进，HVSCR的维持电压有所提高，但十分有限，仍不能满足高压集成电路的要求。
发明内容
本发明所要解决的技术问题是针对上述背景技术的不足，提供了高压ESD保护结构。
本发明为实现上述发明目的采用如下技术方案：
高压ESD保护结构，包括：
P衬底，
扩散在P衬底内部的BN埋层，
形成于BN埋层上表面的P外延层，
制作在P外延层上的NMOS管，
所述P外延层上有a个N阱，每两个相邻的N阱与P外延层围成一个NMOS管的制作区域，a为大于2的正整数，每个NMOS管的制作区域内都有：第一N+扩散区域、第二N+扩散区域、P+扩散区域以及多晶，其中，所述第一N+扩散区域的正下方光刻有P基区，第二N+扩散区域以及P+扩区域均与多晶短接，所述第一N+扩散区域与P基区形成第一内部击穿二极管，所述BN埋层通过a个N阱与第一N+扩散区域连接；
第i个NMOS管制作区域内的第一N+扩散区域，与第i-1个NMOS管制作区域内的多晶短接，i为大于1且小于a的正整数；
所述BN埋层与a个N阱构成所述高压ESD保护结构的隔离环，第1个NMOS管制作区域内的第一N+扩散区域作为所述高压ESD保护结构的正端，第a-1个NMOS管制作区域内第二N+扩散区域、P+扩区域、多晶的短接点作为所述高压ESD保护结构的负端。
集成电路的保护电路，由多个所述的高压ESD保护结构串联连接组成，高压ESD保护结构组成的串联支路的一端接工作电压，另一端接地，相邻两个高压ESD保护结构的公共连接点与集成电路连接。
本发明采用上述技术方案，具有以下有益效果：内部击穿二极管的结构减小了NMOS管的触发电压，同时降低了器件表面电场，提高了器件本身的导通一致性，增强了器件的耐压能力；利用NMOS和隔离环形成两个寄生NPN管，增加了器件的放电通路，提高了器件的电流泄放能力；串联两个NMOS管并通过隔离环进行隔离，增大了器件的击穿电压和维持电压，提高了ESD保护电路的可靠性。
附图说明
图1为ESD保护电路的TLP曲线。
图2为实施例中高压ESD保护结构的放电通路。
图3为实施例中高压ESD保护结构的纵向结构图。
图4为实施例中高压ESD保护结构的电路图。
图5为本发明公开的高压ESD保护结构在集成电路中的应用图。
图中标号说明：101、105为第一N+扩散区域，102、106为第二N+扩散区域，103、107为P+扩散区域，104为P外延层，108、109为P基区，110、111、112为N阱，117、118、119为N阱内的N+扩散区域，115、116为多晶，N1、N2、N3、N4为第一、第二、第三、第四NMOS管，D1、D2、D3、D4为第一、第二、第三、第四内部击穿二极管，R1、R2为第一、第二寄生电阻，Q1、Q2为第一、第二寄生NPN管。
具体实施方式
下面结合附图对发明的技术方案进行详细说明：
为了克服现有技术中存在的缺陷，本发明给出一种如图3所示的高压ESD保护结构，包括：P衬底114，扩散在P衬底114内部的BN埋层113，形成于BN埋层113上表面的P外延层104，制作在在P外延层上的NMOS管。P外延层104上有3个N阱110、111、112。
N阱110、111围成的第1个NMOS管制作区域内有：第一N+扩散区域101、第二N+扩散区域102、P+扩散区域103以及多晶115，第一N+扩散区域,101的正下方光刻有P基区108，第二N+扩散区域102以及P+扩区域103均与多晶115短接，第一N+扩散区域101与P基区108形成第一内部击穿二极管D1，P外延层104、第一N+扩散区域101、多晶115、第二N+扩散区域102、P+扩散区域103构成NMOS管N1。放电通路如图2所示，P外延层104、P+扩散区域103形成一个NPN管，N埋层113，第二N+扩散区域102，P外延层104，P+扩散区域103形成另外一个NPN管，两个NPN管组成第一寄生NPN管Q1。第一寄生NPN管Q1由两个NPN管形成两条放电通路A和B，增加了电流泄放通路，增强了器件的电流泄放能力。
N阱111、112围成的第2个NMOS管制作区域内有：第一N+扩散区域105、第二N+扩散区域106、P+扩散区域107以及多晶116，第一N+扩散区域,105的正下方光刻有P基区109，第一N+扩散区域,105与第二N+扩散区域102、P+扩区域103、多晶115的短接点连接，第二N+扩散区域106、P+扩区域107、多晶116短接，第一N+扩散区域105与P基区109形成第二内部击穿二极管D2，P外延层104、第一N+扩散区域105、多晶116、第二N+扩散区域106、P+扩散区域107构成NMOS管N2。
BN埋层113通过3个N阱内的N+扩散区域117、118、119与第一N+扩散区域101连接；BN埋层113与3个N阱构成高压ESD保护结构的隔离环，第一N+扩散区域101作为高压ESD保护结构的正端，第二N+扩散区域106、P+扩区域107、多晶116的短接点作为高压ESD保护结构的负端。
图4为高压ESD保护结构的等效电路图，虚线框内器件为寄生器件。隔离环与第一NMOS管N1的漏端作为ESD保护电路的正端，第一NMOS管N1的源端、衬底和栅短接并与第二NMOS管N2的漏端相连，第二NMOS管N2的源端、衬底和栅短接并作为高压ESD保护结构的负端。当正端有ESD脉冲时，分别通过第一、第二内部击穿二极管D1、D2触发N1和N2的第一、第二寄生NPN管Q1、Q2，从而泄放ESD能量。第一、第二内部击穿二极管D1、D2可以降低第一、第二NMOS管N1和N2的触发电压Vt1，降低其表面电场，使其具有较好的导通一致性和较强的耐压能力。整个电路触发电压为D1和D2的击穿电压之和，维持电压为N1和N2的维持电压之和，因此提高了电路的维持电压。当负端有ESD脉冲时，D1和D2正向导通，泄放ESD能量。当第一内部击穿二极管D1发生击穿时，其电流经过P外延104形成的第一寄生电阻R1，触发两个NPN管，达到放电的目的；当第二内部击穿二极管D2发生击穿时，其电流经过P外延104形成的第二寄生电阻R2，触发两个NPN管，达到放电的目的。图4只是给出了一种高压ESD保护结构的实施例，按照串接的思想可以有多个实施例，本发明的实施例绝不仅仅局限于图4所示的实施方式。
图5为本发明应用在高压集成电路的例子，包括两个串联的ESD保护结构，第一个ESD保护结构中包括第一、第二NMOS管N1、N2，第一、第二内部击穿二极管D1、D2，第二ESD保护结构包括第三、第四NMOS管N3、N4，第三、第四内部击穿二极管D3、D4。Vcc和I/O间连接一个高压ESD保护结构，Vcc接正端，I/O接负端；I/O和Gnd之间连接另外一个高压ESD保护结构，I/O接正端，Gnd接负端。两个ESD保护结构的连接点经过Pin接口与集成电路连接。由于本发明的ESD保护结构均采用隔离结构，所以使用在Vcc和I/O间，以及I/O和Gnd间均不会对内部电路正常工作产生影响。由于其具有较强的电流泄放能力和耐压能力，同时又具有较高的触发电压和维持电压，使得电路在工作时即使遇到异常状态也不会发生闩锁现象，大大提高了电路的可靠性图5对应的是图4所示ESD保护结构在集成电路中的应用，鉴于本发明的ESD保护结构有多种实施方式，将ESD保护结构运用到集成电路中也有多种实施方式，本发明的应用例子不局限于图5所示方式。
Claims (2)
1.高压ESD保护结构，包括：
P衬底，
扩散在P衬底内部的BN埋层，
形成于BN埋层上表面的P外延层，
制作在P外延层上的NMOS管，
其特征在于：
所述P外延层上有a个N阱，每两个相邻的N阱与P外延层围成一个NMOS管的制作区域，a为大于2的正整数，每个NMOS管的制作区域内都有：第一N+扩散区域、第二N+扩散区域、P+扩散区域以及多晶，其中，所述第一N+扩散区域的正下方光刻有P基区，第二N+扩散区域以及P+扩区域均与多晶短接，所述第一N+扩散区域与P基区形成第一内部击穿二极管，所述BN埋层通过a个N阱与第一N+扩散区域连接；
第i个NMOS管制作区域内的第一N+扩散区域，与第i-1个NMOS管制作区域内的多晶短接，i为大于1且小于a的正整数；
所述BN埋层与a个N阱构成所述高压ESD保护结构的隔离环，第1个NMOS管制作区域内的第一N+扩散区域作为所述高压ESD保护结构的正端，第a-1个NMOS管制作区域内第二N+扩散区域、P+扩区域、多晶的短接点作为所述高压ESD保护结构的负端。
2.集成电路的保护电路，其特征在于：由多个权利要求1所述的高压ESD保护结构串联连接组成，高压ESD保护结构组成的串联支路的一端接工作电压，另一端接地，相邻两个高压ESD保护结构的公共连接点与集成电路连接。
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