CN103684444A - 一种支持超低输入时钟频率的频率合成器 - Google Patents

Abstract

一种支持超低输入时钟频率的频率合成器，所述频率合成器包括一高频振荡器、一与所述高频振荡器和输入时钟相连的第一频率检测器、一与所述高频振荡器相连的输入分频器、一与所述输入分频器相连的鉴频鉴相器、一与所述鉴频鉴相器相连的低通滤波器、一与所述低通滤波器相连的压控振荡器、一与所述压控振荡器相连的输出分频器、一与所述压控振荡器和输入时钟相连的第二频率检测器、一与所述压控振荡器和所述第二频率检测器相连的环路分频器。

Description

一种支持超低输入时钟频率的频率合成器

技术领域

本发明涉及时钟恢复与频率合成技术，具体涉及一种支持超低输入时钟频率的新型频率合成器。

背景技术

时钟恢复和频率合成是现代电子应用中的重要技术，广泛应用于各种电子仪器、设备，在时钟恢复和频率合成技术中集成锁相环占据了非常重要的地位。

锁相环基本结构包括鉴频鉴相器（PFD）、低通滤波器（LPF）、和压控振荡器（VCO）。鉴频鉴相器通过比较输入时钟和反馈时钟产生一个与相位差成线性比例的电压；低通滤波器用来抑制鉴频鉴相器输出电压的高频成分；压控振荡器在低通滤波器输出电压信号控制下产生相应频率的输出信号；在锁相环设计过程中，其环路带宽是一个非常重要的性能参数，为了保证环路稳定性和有效抑制环路噪声，一般将其值设计为输入时钟带宽的1/10左右。对于常见的集成锁相环，其环路带宽与低通滤波器中的最大电容C成平方率反比关系，这样在环路带宽为较低值时，必须为低通滤波器设计较大的电容；因此当锁相环输入时钟频率很低时，需要集成很大的电容，这不利于集成电路的设计。

在很多基于集成锁相环的频率合成器应用中，要求锁相环支持超低频率的输入时钟并合成高频率的输出时钟，这就对锁相环的设计提出严峻的挑战，在CMOS集成电路的提前下，传统的锁相环电路很难满足设计需要。

发明内容

鉴于以上内容，有必要提供一种支持超低输入时钟频率的频率合成器。

一种支持超低输入时钟频率的频率合成器，所述频率合成器包括一高频振荡器、一与所述高频振荡器和输入时钟相连的第一频率检测器、一与所述高频振荡器相连的输入分频器、一与所述输入分频器相连的鉴频鉴相器、一与所述鉴频鉴相器相连的低通滤波器、一与所述低通滤波器相连的压控振荡器、一与所述压控振荡器相连的输出分频器、一与所述压控振荡器和输入时钟相连的第二频率检测器、一与所述压控振荡器和所述第二频率检测器相连的环路分频器。

本发明中，所述高频振荡器和所述输入分频器作用产生锁相环的输入时钟；所述第一频率检测器以输入时钟为基准检测所述高频振荡器的时钟频率，并反馈作用于所述输入分频器，使锁相环的输入时钟频率接近于设定值；所述第二频率检测器以输入时钟为基准检测所述压控振荡器的输出时钟频率，并反馈作用于所述环路分频器，所述环路分频器具有高分辨率，以满足锁相环输出时钟的高精度需求。

与传统频率合成器相比，本发明可以支持超低频率的输入时钟，采用内部振荡器生成时钟作为锁相环的输入时钟，解决了传统结构必须面对的低环路带宽问题。

附图说明

图1为一种支持超低输入时钟频率的频率合成器。

具体实施方式

图1中：OSC.高频振荡器；PFD.鉴频鉴相器；LPF.低通滤波器；VCO.压控振荡器；环路分频器；频率检测器A；频率检测器B;

下面结合附图对本发明作进一步阐述：

图1中的高频振荡器有多种实现方式，本发明中对其频率精度、温漂特性等没有严格的要求，但是该高频振荡器必须具有较高的电源抑制比；高频振荡器的输出时钟和低频输入时钟一起送入图1中的频率检测器A，频率检测器A以低频输入时钟为基准判断出高频振荡器输出时钟的频率，计算出高频振荡器输出时钟频率与低频输入时钟频率之比Q。

图1中输入分频器的主要作用是：为频率合成器中的锁相环提供适当频率的输入时钟，便于锁相环环路带宽的设计，并且使锁相环输出较为准确的初始时钟频率。高频振荡器的输出作为输入分频器的输入，输入分频器的输出信号则作为鉴频鉴相器的参考信号输入。设图1中环路分频器的初始分频比为I，输出分频器分频比为M，输入分频器分频比为X，且期望输出时钟频率为输入低频时钟频率的N倍，那么有：

$\mathrm{fout}=\mathrm{fin}*N=\frac{\mathrm{fin}*Q*I}{X*M}$

由以上关系可以计算出输入分频器的分频比为

理论上讲只要环路分频器的分频比X满足上式那么频率合成器的输出频率就是期望值，但是频率检测器A计算出来的X值不一定都是整数；为了简化输入分频器的设计，采用普通计数分频器，那么输入分频器实际分频比为上式计算结果的整数部分，这将导致输出时钟频率和期望值fin*N存在一定的误差。

前述确定输入分频器分频比的过程为本发明的频率粗调过程，频率粗调过程具有调节速度快的优点，但是输出时钟频率的精度有限；

图1中低频输入时钟fin和压控振荡器输出时钟一起作为频率检测器B的输入；频率检测器B以低频输入时钟为基准判断出压控振荡器输出时钟的频率，并计算出压控振荡器输出时钟频率与低频输入时钟频率之比P。当压控振荡器的输出时钟频率为fin*N*M时频率合成器的输出时钟频率为期望值，此时P=N*M；当P<N*M时表示输出时钟频率比期望值偏低，频率检测器B增大图1中环路分频器的分频比；当P>N*M表示输出频率比期望值偏高，频率检测器B增大图1中环路分频器的分频比。

图1中环路分频器的设计尤为重要，如果环路分频器的分频比变化1那么意味着频率合成器的输出将变化fosc/(X*M)，其中fosc为高频振荡器输出频率；当对输出时钟频率精度要求不高时，环路分频器可以用普通计数分频器实现，但在精度要求比较高的应用中，必须将环路分频器设计为分数分频器，目前比较常用的分数分频器主要有双模分数分频器、多相位双模分数分频器、基于delta sigma调制器的小数分频器；其中双模分数分频器的原理是将很多个周期均平来实现分数分频，这种双模分数分频器用一个很大的缺点就是分频器的分频比在两个不同的模之间来回的跳动，这样会引入很大的噪声，应用在锁相环中输出信号的噪声很大而且无法抑制；多相位双模分数分频器是基于双模分数分频器发展而来的一类分数分频器，其原理是利用不同相位之间的切换来消除双模分频器的噪声。这种分数分频器原理简单易于设计，但是其分频精度和相位有关，如果K个相位的多相位分数分频器只能实现1/K到K-1/K的分数分频；delta sigma分数分频器原理是利用detal sigma调制器先对分数分频比值进行量化调制，将量化噪声推向高频。当delta sigma分数分频器被利用到锁相环中时，其产生的高频噪声能被锁相环中的低通滤波器有效的抑制，从而保证低噪声的输出，但是delta sigma分数分频器的设计较为复杂。

根据不同的应用在这些分频器中进行合理的选择，在高精度的设计中delta sigma分数分频器时环路分频器的最佳选择；通过判断P和M*N的关系对环路分频器分频比不断的调节，可以得到期望的输出时钟频率。频率检测器B基于低频输入时钟检测压控振荡器输出时钟频率，并利用环路分频器对锁相环进行频率调整的过程称为频率合成器的微调过程。微调过程的优点是精度高，但是速度相对较慢，可能要几个甚至更多个低频输入时钟周期才能完成。

前述利用粗调和微调各自的优势完成整个频率合成器的工作过程，达到快速高精度的频率合成效果。

与传统频率合成器相比，本发明可以支持超低频率的输入时钟，采用内部振荡器生成时钟作为锁相环的输入时钟，解决了传统结构必须面对的低环路带宽问题，以实现在超低输入时钟频率下频率合成器完全在芯片内部集成。

Claims (1)

1. 一种支持超低输入时钟频率的频率合成器，所述频率合成器包括一高频振荡器、一与所述高频振荡器和输入时钟相连的第一频率检测器、一与所述高频振荡器相连的输入分频器、一与所述输入分频器相连的鉴频鉴相器、一与所述鉴频鉴相器相连的低通滤波器、一与所述低通滤波器相连的压控振荡器、一与所述压控振荡器相连的输出分频器、一与所述压控振荡器和输入时钟相连的第二频率检测器、一与所述压控振荡器和所述第二频率检测器相连的环路分频器。

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