CN103530085A - 一种Booth编码器及乘法器 - Google Patents

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CN103530085A CN201310421299.3A CN201310421299A CN103530085A CN 103530085 A CN103530085 A CN 103530085A CN 201310421299 A CN201310421299 A CN 201310421299A CN 103530085 A CN103530085 A CN 103530085A
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Abstract

本发明公开了一种Booth编码器及乘法器。针对现有的面向模(2n-2p-1)乘法器耗费资源，速度较低的问题，提出了一种针对模(2n-2p-1)Booth乘法器的Booth编码器，以及基于该Booth编码器的模(2n-2p-1)乘法器。本发明的乘法器，在运算过程中，直接把
Figure DDA0000382746870000011
个部分积和修正项C进行同时压缩，从而实现在运算过程中就实现了修正，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。

Description

一种Booth编码器及乘法器
技术领域
本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。
背景技术
在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由{m1,m2,…,mL}组成的L个余数基，整数X，0≤X<M，其中M=m1×m2×…×mL，在RNS系统中有唯一的表示方式为X={x1,x2,…,xL}，
Figure BDA0000382746850000011
其中
Figure BDA0000382746850000012
表示X对于模mi的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：{z1,z2,…,zL}={x1,x2,…,xL}Θ{y1,y2,…,yL}，其中这里Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。模(2n-2p-1)乘法器可以广泛应用于Fermat数值转换和余数系统以及数字信号处理中，在余数系统中具有非常重要的意义。
在文献L.Li,J.Hu,Y.Chen,“An universal architecture for designing modulo(2n-2p-1)multipliers”,IEICE Electronics Express,vol.9,no.3,pp.193-199,Feb.2012提出的乘法器结构需要一个n位×n位的乘法器，CSA压缩器，一个p位的加法器，三个n位的加法器；在文献A.A.Hiasat,“New Efficient Structure for a Modular Multiplier for RNS”,IEEE Trans.Computers,vol.49,no.2,pp.170-174,Feb.2000提出的乘法器结构需要一个n位×n位的乘法器，一个（n-p-2）位×（p+1）位的乘法器，CSA压缩器，2个n位的加法器，还有复杂的组合逻辑。因此它们耗费资源较多，速度较低。这两种结构都是先进行二进制的乘法运算，再在二进制的乘法运算结果上进行修正，这两种结构都存在修正逻辑过于复杂的问题。
发明内容
本发明的目的是为了解决现有的面向模(2n-2p-1)乘法器耗费资源，速度较低的问题，提出了一种针对模(2n-2p-1)Booth乘法器的Booth编码器，以及基于该Booth编码器的模(2n-2p-1)乘法器。
本发明的技术方案是：一种Booth编码器，由Booth译码器和Booth选择器组成，其中，所述Booth译码器包括第一异或门、第一同或门、第一或非门、第一与门、第二与门和第一或门；所述Booth选择器包括第三与门、第四与门、第二或非门和第二同或门；
设A=an-1…ai…a0，B=bn-1…bi…b0为基于模(2n-2p-1)表示的需要相乘操作的两个操作数；
Booth译码器：所述第一异或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k-1]，所述第一异或门的输出为1x[k]，作为Booth译码器的第一输出，输入到Booth选择器中；所述第一同或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k+1]，所述第一同或门的输出输入到所述第一或非门；所述第一或非门包括两个输入端，分别用于输入所述第一异或门和所述第一同或门的输出，所述第一或非门的输出为2x[k]，输入到所述第二与门，作为Booth译码器的第二输出，并输入到Booth选择器中；所述第一与门的两个输入端，分别用于输入所述第一异或门的输出1x[k]和操作数B的对应位b[2k+1]，所述第一与门的输出为s[k]·1x[k]，作为Booth译码器的第三输出；所述第二与门的两个输入端，分别用于输入第一或非门的输出2x[k]和操作数B的对应位b[2k+1]，所述第二与门的输出为s[k]·2x[k]，作为Booth译码器的第四输出；所述第一或门的两个输入端，分别用于输入所述第一与门和所述第二与门的输出，所述第一或门的输出为zp[k]，作为Booth译码器的第五输出输入到Booth选择器中；
Booth选择器：所述第三与门的两个输入端，分别用于输入操作数A的对应位a[i]和从Booth译码器输出的1x[k]，所述第三与门的输出输入到所述第二或非门的第一输入端；所述第四与门的两个输入端，分别用于输入操作数A的对应位a[i-1]和从Booth译码器输出的2x[k]，所述第四与门的输出输入到所述第二或非门第二输入端；所述第二或非门的两个输入端，分别用于输入第三与门和第四与门的输出，所述第二或非门的输出输入到所述第二同或门；所述第二同或门的两个输入端，分别用于输入所述第二或非门的输入和从Booth译码器输出的zp[k]，所述第二同或门的输出记为pp[k][i]，作为所述Booth选择器的输出端。
基于上述Booth编码器，本发明还提出了一种模(2n-2p-1)Booth乘法器，包括：Booth译码器阵列、Booth选择器阵列、压缩阵列和第一模(2n-2p-1)加法器，第二模(2n-2p-1)加法器和第三模(2n-2p-1)加法器，设A和B为基于模(2n-2p-1)表示的需要相乘操作的两个操作数，Y为模(2n-2p-1)Booth乘法器的输出，具体连接方式如下：操作数A作为Booth选择器阵列的输入连接到Booth选择器阵列，操作数B作为Booth译码器阵列的输入连接到Booth译码器阵列，Booth译码器阵列的输出作为输入连接到Booth选择器阵列，Booth选择器阵列输出的
Figure BDA0000382746850000031
个部分积作为输入连接到压缩阵列，Booth译码器阵列输出的修正项C输入到压缩阵列，其中，
Figure BDA0000382746850000032
#(s[k]·2x[k])#(s[k]·1x[k])#…#(s[0]·2x[0])#(s[0]·1x[0])
s[k]·1x[k]和s[k]·2x[k]，
Figure BDA0000382746850000033
来自于Booth译码器阵列对应的Booth译码器第三输出和第四输出，#为连接符，用来连接对应位。
压缩阵列的两个输出分别输入到第一模(2n-2p-1)加法器和第二模(2n-2p-1)加法器，第一模(2n-2p-1)加法器和第二模(2n-2p-1)加法器的输出输入到第三(2n-2p-1)模加法器，第三(2n-2p-1)模加法器的输出即为所述模(2n-2p-1)Booth乘法器Y。
本发明的有益效果：本发明提供了一种Booth编码器以及基于此Booth编码器实现的模(2n-2p-1)乘法器，在运算过程中，直接把
Figure BDA0000382746850000034
个部分积和修正项C进行同时压缩，从而实现在运算过程中就实现了修正，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。
附图说明
图1是本发明的Booth编码器组合结构示意图，其中，11为第一异或门，12为第一同或门，13为第一或非门，14为第一与门，15为第二与门，16为第一或门，21为第三与门，22为第四与门，23为第二或非门，24为第二同或门。
图2是本发明的模(2n-2p-1)乘法器结构示意图。
具体实施方式
下面结合附图和具体的实例对本发明做进一步的说明。
如图1所示，本发明的Booth编码器，由Booth译码器和Booth选择器组成，其中，Booth译码器如图1下面部分所示，其中11为第一异或门，12为第一同或门，13为第一或非门，14为第一与门，15为第二与门，16为第一或门；Booth选择器如图1上面部分所示，其中21为第三与门，22为第四与门，23为第二或非门，24为第二同或门。
Booth译码器：所述第一异或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k-1]，所述第一异或门的输出为1x[k]，作为Booth译码器的第一输出，输入到Booth选择器中；所述第一同或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k+1]，所述第一同或门的输出输入到所述第一或非门；所述第一或非门包括两个输入端，分别用于输入所述第一异或门和所述第一同或门的输出，所述第一或非门的输出为2x[k]，输入到所述第二与门，作为Booth译码器的第二输出，并输入到Booth选择器中；所述第一与门的两个输入端，分别用于输入所述第一异或门的输出1x[k]和操作数B的对应位b[2k+1]，所述第一与门的输出为s[k]·1x[k]，作为Booth译码器的第三输出；所述第二与门的两个输入端，分别用于输入第一或非门的输出2x[k]和操作数B的对应位b[2k+1]，所述第二与门的输出为s[k]·2x[k]，作为Booth译码器的第四输出；所述第一或门的两个输入端，分别用于输入所述第一与门和所述第二与门的输出，所述第一或门的输出为zp[k]，作为Booth译码器的第五输出输入到Booth选择器中；
Booth选择器：所述第三与门的两个输入端，分别用于输入操作数A的对应位a[i]和从Booth译码器输出的1x[k]，所述第三与门的输出输入到所述第二或非门的第一输入端；所述第四与门的两个输入端，分别用于输入操作数A的对应位a[i-1]和从Booth译码器输出的2x[k]，所述第四与门的输出输入到所述第二或非门第二输入端；所述第二或非门的两个输入端，分别用于输入第三与门和第四与门的输出，所述第二或非门的输出输入到所述第二同或门；所述第二同或门的两个输入端，分别用于输入所述第二或非门的输入和从Booth译码器输出的zp[k]，所述第二同或门的输出记为pp[k][i]，作为所述Booth选择器的输出端，这里i,k为整数。
基于上述Booth编码器，本发明乘法器的具体结构如图2所示，包括Booth译码器阵列、Booth选择器阵列、压缩阵列和第一模(2n-2p-1)加法器，第二模(2n-2p-1)加法器和第三模(2n-2p-1)加法器，设A和B为基于模(2n-2p-1)表示的需要相乘操作的两个操作数，Y为模(2n-2p-1)Booth乘法器的输出，具体连接方式：操作数A作为Booth选择器阵列的输入输入到Booth选择器阵列，操作数B作为Booth译码器阵列的输入输入到Booth译码器阵列，Booth译码器阵列的输出H输入到Booth选择器阵列，Booth选择器阵列的输出
Figure BDA0000382746850000041
个部分积，记为
Figure BDA0000382746850000042
输入到压缩阵列，Booth译码器阵列输出的修正项C输入到压缩阵列，
其中，
Figure BDA0000382746850000051
#(s[k]·2x[k])#(s[k]·1x[k])#…#(s[0]·2x[0])#(s[0]·1x[0])
s[k]·1x[k]和s[k]·2x[k]，来自于Booth译码器阵列对应的Booth译码器的第三输出和第四输出（即Booth译码器的第三输出和第四输出输入到压缩阵列），#为连接符，用来连接对应位。
这里，压缩阵列的两个输出记为：Z1[m:0]和Z2[m-1:0]，m为经压缩阵列后的所对应的压缩和的位数，决定于输入数的数量和输入数的大小，m>n，可以通过仿真决定。Z1[m:0]输入到第一模(2n-2p-1)加法器，执行的运算为：
Figure BDA0000382746850000053
Z2[m-1:0]输入到第二模(2n-2p-1)加法器，执行的运算为：
Figure BDA0000382746850000054
第一模(2n-2p-1)加法器和第二模(2n-2p-1)加法器的输出输入到第三(2n-2p-1)模加法器，第三(2n-2p-1)模加法器的输入即为Y。
需要说明的是：这里
Figure BDA0000382746850000055
表示大于或者等于*的最小整数，＃为连接符号，例如，A#B中，A为高位，B为低位。
这里的Booth译码器阵列是由数个Booth译码器组成，Booth选择器阵列是由数个Booth选择器阵列组成，其数目由具体的操作数A和B决定。Booth译码器阵列和Booth选择器阵列的问题，是可以根据需要平行放置了多个Booth译码器和多个Booth选择器，这个对于本领域技术人员来说是公知的技术，不再详细说明。
根据上述Booth编码器的具体结构，可以看出操作数与Booth译码器和Booth选择器连接关系：任选其中一个作为Booth操作数，假设为B，按照{b2j+1,b2j,b2j-1}对其进行分组，共有
Figure BDA0000382746850000061
组，任选择一组{b2k+1,b2k,b2k-1}，然后根据{b2k+1,b2k,b2k-1}以及另一个操作数A的对应信号{ai,ai-1}通过Booth译码器和Booth选择器产生对应部分积的输出，记为ppk,i，为第k个部分积的第i位的逻辑值，易知一个Booth译码器产生一个部分积，共有
Figure BDA0000382746850000062
个部分积。
可以看出，在运算过程中，本发明的模(2n-2p-1)乘法器需要个部分积，通过Booth编码进而把模(2n-2p-1)乘法器的中间部分积从n个减少为
Figure BDA0000382746850000064
个，大大减少了运算量，从而减少了耗费的资源和关键路径的延迟，并且在运算过程中，直接把
Figure BDA0000382746850000065
个部分积和修正项C进行同时压缩，从而在运算过程中就实现了修正，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。
在本发明的实施中，需要采用硬件描述语言按照Booth编码器的结构设计相应的Booth编码器，进而按照模(2n-2p-1)乘法器的结构设计出所需的模(2n-2p-1)乘法器，便可进行仿真和综合；此乘法器在一个时钟周期内可以完成所需运算，简单高速高效。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。本发明专利未做详细说明的内容属于本领域技术人员的公知技术。

Claims (2)

1.一种Booth编码器，由Booth译码器和Booth选择器组成，其中，所述Booth译码器包括第一异或门、第一同或门、第一或非门、第一与门、第二与门和第一或门；所述Booth选择器包括第三与门、第四与门、第二或非门和第二同或门；
设A=an-1…ai…a0，B=bn-1…bi…b0为基于模(2n-2p-1)表示的需要相乘操作的两个操作数；
Booth译码器：所述第一异或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k-1]，所述第一异或门的输出为1x[k]，作为Booth译码器的第一输出，输入到Booth选择器中；所述第一同或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k+1]，所述第一同或门的输出输入到所述第一或非门；所述第一或非门包括两个输入端，分别用于输入所述第一异或门和所述第一同或门的输出，所述第一或非门的输出为2x[k]，输入到所述第二与门，作为Booth译码器的第二输出并输入到Booth选择器中；所述第一与门的两个输入端，分别用于输入所述第一异或门的输出1x[k]和操作数B的对应位b[2k+1]，所述第一与门的输出为s[k]·1x[k]，作为Booth译码器的第三输出；所述第二与门的两个输入端，分别用于输入第一或非门的输出2x[k]和操作数B的对应位b[2k+1]，所述第二与门的输出为s[k]·2x[k]，作为Booth译码器的第四输出；所述第一或门的两个输入端，分别用于输入所述第一与门和所述第二与门的输出，所述第一或门的输出为zp[k]，作为Booth译码器的第五输出输入到Booth选择器中；
Booth选择器：所述第三与门的两个输入端，分别用于输入操作数A的对应位a[i]和从Booth译码器输出的1x[k]，所述第三与门的输出输入到所述第二或非门的第一输入端；所述第四与门的两个输入端，分别用于输入操作数A的对应位a[i-1]和从Booth译码器输出的2x[k]，所述第四与门的输出输入到所述第二或非门的第二输入端；所述第二或非门的两个输入端，分别用于输入第三与门和第四与门的输出，所述第二或非门的输出输入到所述第二同或门；所述第二同或门的两个输入端，分别用于输入所述第二或非门的输入和从Booth译码器输出的zp[k]，所述第二同或门的输出记为pp[k][i]，作为所述Booth选择器的输出端。
2.基于权利要求1所述Booth编码器的模(2n-2p-1)Booth乘法器，包括：Booth译码器阵列、Booth选择器阵列、压缩阵列和第一模(2n-2p-1)加法器，第二模(2n-2p-1)加法器和第三模(2n-2p-1)加法器，设A和B为基于模(2n-2p-1)表示的需要相乘操作的两个操作数，Y为模(2n-2p-1)Booth乘法器的输出，具体连接方式如下：操作数A作为Booth选择器阵列的输入连接到Booth选择器阵列，操作数B作为Booth译码器阵列的输入连接到Booth译码器阵列，Booth译码器阵列的输出作为输入连接到Booth选择器阵列，Booth选择器阵列输出的
Figure FDA0000382746840000021
个部分积作为输入连接到压缩阵列，Booth译码器阵列输出的修正项C输入到压缩阵列，其中，
Figure FDA0000382746840000022
#(s[k]·2x[k])#(s[k]·1x[k])#…#(s[0]·2x[0])#(s[0]·1x[0])
s[k]·1x[k]和s[k]·2x[k]，
Figure FDA0000382746840000023
来自于Booth译码器阵列对应的Booth译码器第三输出和第四输出，#为连接符，用来连接对应位。
压缩阵列的两个输出分别输入到第一模(2n-2p-1)加法器和第二模(2n-2p-1)加法器，第一模(2n-2p-1)加法器和第二模(2n-2p-1)加法器的输出输入到第三(2n-2p-1)模加法器，第三(2n-2p-1)模加法器的输出即为所述模(2n-2p-1)Booth乘法器Y。
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熬思远等: "一种改进的模2（n）－1乘法器", 《微电子学与计算机》, vol. 28, no. 4, 30 April 2011 (2011-04-30), pages 107 - 110 *

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