CN103414460A - 求大网络电路 - Google Patents

求大网络电路 Download PDF

Info

Publication number
CN103414460A
CN103414460A CN2013103617225A CN201310361722A CN103414460A CN 103414460 A CN103414460 A CN 103414460A CN 2013103617225 A CN2013103617225 A CN 2013103617225A CN 201310361722 A CN201310361722 A CN 201310361722A CN 103414460 A CN103414460 A CN 103414460A
Authority
CN
China
Prior art keywords
nerve signal
output
switch
comparator
selected cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013103617225A
Other languages
English (en)
Other versions
CN103414460B (zh
Inventor
刘洋
张晓宸
董华
胡绍刚
吴霜毅
于奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201310361722.5A priority Critical patent/CN103414460B/zh
Publication of CN103414460A publication Critical patent/CN103414460A/zh
Application granted granted Critical
Publication of CN103414460B publication Critical patent/CN103414460B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及求大网络电路，具有神经信号选择单元，神经信号选择单元的输出端分别与放大输出单元和神经信号强度检测单元连接，所述神经信号强度检测单元的输出端连接所述的放大输出单元输入端，神经信号选择单元具有至少2个神经信号输入端，放大输出单元具有与神经信号选择单元上神经信号输入端的数量相匹配数量的输出端。本发明的求大网络电路，在低功耗、结构简单和占用芯片面积小的基础上，实现了求大网络电路的多输入。

Description

求大网络电路
技术领域
本发明涉及半导体集成电路和神经网络领域，特别涉及一种求大网络电路，用于模拟生物神经系统中的侧抑制现象。
背景技术
在生物神经系统中，存在一种侧抑制的现象，就是一个神经元兴奋之后，会对旁边的神经元产生抑制作用，这种抑制现象使得神经元之间产生竞争：在初始阶段，各个神经元对同样的输入具有相同的响应机会，但由于各个神经元兴奋程度不同，兴奋程度最强的对旁边的神经元抑制最强，最终导致兴奋程度最强的神经元输出为1，而其余的神经元都被抑制，输出为0。这个过程称为求大（Winner-Take-All）过程。
另外需要提到的是汉明（Hamming）神经网络。所谓的汉明（Hamming）神经网络是一种无反馈人工神经网络模型，其中就运用到了求大网络。汉明（Hamming）神经网络具有最大相似度分类器的功能，可以从一组二进制样例中识别出最相似的一个模式。汉明（Hamming）神经网络由两层组成，如图1所示，第一层结构是前反馈层，对输入模式进行加权求和运算。第二层是求大（Winner-Take-All）网络层，该层的输出端与输入端数相等，作用是找出输入中最大的一端，并将这一端输出置为1，其他输出端为0，在识别应用中，该层作为最后的识别判决。
目前，硬件电路实现是求大网络得到高效应用的关键，而且已经有基于传统CMOS电路设计的求大网络的电路被提出。传统的求大网络具有电路结构复杂，耗费器件数目多，成本大等缺点。这对于未来组件庞大的神经网络系统来说必定是致命的缺点。所以必须找到一种结构简单，耗费器件数目少，成本小的新型求大网络电路来克服这个缺点。
除了神经网络当中的应用之外，求大网络还可以运用在需要类似功能的工程控制等等方面。所以，如何设计出一种低功耗结构简单的求大网络电路正成为当前研究的重点。
发明内容
本发明提供了一种求大网络电路，达到结构简单、占用芯片面积小的目的。
本发明的求大网络电路，具有神经信号选择单元，神经信号选择单元的输出端分别与放大输出单元和神经信号强度检测单元连接，所述神经信号强度检测单元的输出端连接所述的放大输出单元输入端，神经信号选择单元具有至少2个神经信号输入端，放大输出单元具有与神经信号选择单元上神经信号输入端的数量相匹配数量的输出端。
神经信号选择单元用于根据控制时序来控制各神经信号输入端与神经信号强度检测单元和放大输出单元的连接；
神经信号强度检测单元用于检测所有神经信号输入端中最大的神经信号电压并保存，并将检测到的最大电压值提供给放大输出单元作为参考电压；
放大输出单元用于根据神经信号强度检测单元提供的最大电压值作为参考电压并根据控制时序依次与各神经信号输入端进行比较，并使神经信号电压最大的输入端对应的输出端输出高电平1，其它输出端输出低电平0。
具体的，在所述的神经信号选择单元中具有至少2个（1～n个）且一端分别与神经信号输入端对应连接的选择开关，各选择开关的另一端通过第三开关连接所述的神经信号强度检测单元。
具体的，在所述的神经信号强度检测单元中具有正向端与所述的神经信号选择单元连接的第一比较器，并且所述第一比较器的正向端还通过第二开关接地；第一比较器的负向端经并联的第一开关和电容接地；还具有第五开关，第五开关的一端接第一比较器的负向端，一端接电流源，第一比较器的输出端连接第五开关的控制端。
具体的，放大输出单元中具有第二比较器，第二比较器的正向端通过失调电压源连接所述的神经信号选择单元，负向端连接神经信号强度检测单元；还具有数量与神经信号强度检测单元的输入端数量相同的放大支路，每个放大支路中设有串联的输出开关和缓冲级，在输出开关和缓冲级之间接有一端接地的电容；第二比较器的输出端通过第四开关与所述的各放大支路连接。
优选的，所述的缓冲级是由至少两个串联的反相器构成。
进一步的，第二比较器的正向端接所述失调电压源的正极，失调电压源的负极接神经信号选择单元。
本发明的求大网络电路，在低功耗、结构简单和占用芯片面积小的基础上，实现了求大网络电路的多输入。
以下结合实施例的具体实施方式，对本发明的上述内容再作进一步的详细说明。但不应将此理解为本发明上述主题的范围仅限于以下的实例。在不脱离本发明上述技术思想情况下，根据本领域普通技术知识和惯用手段做出的各种替换或变更，均应包括在本发明的范围内。
附图说明
图1为汉明（Hamming）神经网络结构示意图。
图2为本发明求大网络电路的电路框图。
图3为图2的一种具体电路结构。
图4为图3的控制时序仿真结果示意图。
具体实施方式
如图2所示本发明求大网络电路，具有神经信号选择单元，神经信号选择单元的输出端分别与放大输出单元和神经信号强度检测单元连接，所述神经信号强度检测单元的输出端连接所述的放大输出单元输入端，神经信号选择单元具有n个从VIN1至VINn的神经信号输入端，放大输出单元具有n个输出端VOUT1至VOUTn。
神经信号选择单元用于根据控制时序来控制各神经信号输入端与神经信号强度检测单元和放大输出单元的连接；
神经信号强度检测单元用于检测所有神经信号输入端中最大的神经信号电压并保存，并将检测到的最大电压值提供给放大输出单元作为参考电压；
放大输出单元用于根据神经信号强度检测单元提供的最大电压值作为参考电压并根据控制时序依次与各神经信号输入端进行比较，并使神经信号电压最大的输入端对应的输出端输出高电平1，其它输出端输出低电平0。
如图3所示，以5个神经信号输入端为例，在所述的神经信号选择单元中具有5个一端分别与神经信号输入端对应连接的选择开关SI1、SI2、SI3、SI4和SI5，各选择开关的另一端通过第三开关S3连接所述的神经信号强度检测单元。
神经信号强度检测单元中具有正向端与神经信号选择单元的第三开关S3连接的第一比较器CM1，并且第一比较器CM1的正向端还通过第二开关S2接地；第一比较器CM1的负向端经并联的第一开关S1和电容CP接地；还具有第五开关S5，第五开关S5的一端接第一比较器CM1的负向端，一端接电流源Icharge，第一比较器CM1的输出端连接第五开关的控制端。
放大输出单元中具有第二比较器CM2，第二比较器CM2的正向端通过失调电压源VOFFSET连接神经信号选择单元中第三开关S3的输入端，负向端连接神经信号强度检测单元的第一比较器CM1的负向端；还具有数量与神经信号强度检测单元的输入端数量相同的5个放大支路VOUT1、VOUT2、VOUT3、VOUT4和VOUT5，每个放大支路中设有串联的输出开关和缓冲级，5个放大支路上的输出开关分别对应为SO1、SO2、SO3、SO4和SO5，所述缓冲级是由两个串联的反相器构成的。在输出开关和缓冲级之间接有一端接地的电容，分别对应为C1、C2、C3、C4和C5；第二比较器CM2的输出端通过第四开关S4与所述的各放大支路连接。
在本实施例中电流源Icharge为5uA，失调电压VOFFSET为50mV，电容CP为2pF，电容C1、C2、C3、C4以及C5均为100fF。
下面根据控制时序来说明其工作过程：
如图4的控制时序如图所示，本实施例的电路工作分为三个步骤：
第一阶段，对神经信号强度检测单元进行复位：第一开关S1和第二开关S2同时导通，其它开关全部断开，神经信号强度检测单元中的第一比较器CM1正向端通过第二开关S2接地，电容CP短接到地进行放电，使VP点的电位为零，神经信号强度检测单元被复位；
第二阶段，由神经信号强度检测单元检测并保存所有输入端中神经信号的最大电压值：第三开关S3导通，第一开关S1、第二开关S2和第四开关S4断开，在第三开关S3导通期间，神经信号选择单元中的选择开关SI1、SI2、SI3、SI4和SI5依次不交叠的导通，使输入端VIN1、VIN2、VIN3、VIN4和VIN5的神经信号按控制时序依次连接到神经信号强度检测单元，当神经信号强度检测单元把5个输入端的神经信号全部检测完毕后，VP点将保存5个输入端中神经信号电压的最大值；
第三阶段，由放大输出电路将各输入端神经信号按控制时序依次与神经信号强度检测电路提供的最大神经信号电压值进行比较，并使神经信号电压最大的输入端对应的输出端输出高电平1，其他输入端对应的输出端输出低电平0：第四开关S4导通，第一开关S1、第二开关S2和第三开关S3断开，在第四开关S4导通期间，选择开关SI1、SI2、SI3、SI4和SI5依次不交叠导通，由于开关SIn与SOn（n=1，2，3，4，5）共用同一个控制信号，则开关SOn与SIn（n=1，2，3，4，5）同步导通，使输入端VIN1、VIN2、VIN3、VIN4和VIN5的神经信号按控制时序依次与VP点保存的神经信号电压的最大值进行比较，并使神经信号电压最大的输入端对应的输出端输出高电平1，其他输出端全部输出低电平0。
各输入端神经信号电压值如下表所示：
表一：各输入端神经信号电压值
VIN1(V) VIN2（V） VIN3（V） VIN4（V） VIN5（V）
0.2 0.4 0.6 0.8 1
从图4中可以看出，只有输入端VIN5对应的输出端VOUT5最终输出高电平1，其它输出端全部为低电平0。由此可见本发明的5输入的求大网络电路完成了神经信号电压最大的输入端对应的输出端输出高电平，其它输出端输出低电平的功能。

Claims (6)

1.求大网络电路，其特征为：具有神经信号选择单元，神经信号选择单元的输出端分别与放大输出单元和神经信号强度检测单元连接，所述神经信号强度检测单元的输出端连接所述的放大输出单元输入端，神经信号选择单元具有至少2个神经信号输入端，放大输出单元具有与神经信号选择单元上神经信号输入端的数量相匹配数量的输出端。
2.如权利要求1所述的求大网络电路，其特征为：在所述的神经信号选择单元中具有至少2个且一端分别与神经信号输入端对应连接的选择开关，各选择开关的另一端通过第三开关连接所述的神经信号强度检测单元。
3.如权利要求1所述的求大网络电路，其特征为：在所述的神经信号强度检测单元中具有正向端与所述的神经信号选择单元连接的第一比较器，并且所述第一比较器的正向端还通过第二开关接地；第一比较器的负向端经并联的第一开关和电容接地；还具有第五开关，第五开关的一端接第一比较器的负向端，一端接电流源，第一比较器的输出端连接第五开关的控制端。
4.如权利要求1所述的求大网络电路，其特征为：放大输出单元中具有第二比较器，第二比较器的正向端通过失调电压源连接所述的神经信号选择单元，负向端连接神经信号强度检测单元；还具有数量与神经信号强度检测单元的输入端数量相同的放大支路，每个放大支路中设有串联的输出开关和缓冲级，在输出开关和缓冲级之间接有一端接地的电容；第二比较器的输出端通过第四开关与所述的各放大支路连接。
5.如权利要求4所述的求大网络电路，其特征为：所述的缓冲级是由至少两个串联的反相器构成。
6.如权利要求4所述的求大网络电路，其特征为：第二比较器的正向端接所述失调电压源的正极，失调电压源的负极接神经信号选择单元。
CN201310361722.5A 2013-08-19 2013-08-19 求大网络电路 Active CN103414460B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310361722.5A CN103414460B (zh) 2013-08-19 2013-08-19 求大网络电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310361722.5A CN103414460B (zh) 2013-08-19 2013-08-19 求大网络电路

Publications (2)

Publication Number Publication Date
CN103414460A true CN103414460A (zh) 2013-11-27
CN103414460B CN103414460B (zh) 2016-01-20

Family

ID=49607450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310361722.5A Active CN103414460B (zh) 2013-08-19 2013-08-19 求大网络电路

Country Status (1)

Country Link
CN (1) CN103414460B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4692709A (en) * 1985-04-05 1987-09-08 Electronic Design & Research, Inc. Parallel input signal processor for low-level signal, high-noise environments
CN1612002A (zh) * 2003-10-27 2005-05-04 日本电气株式会社 输出电路、数字模拟电路和显示装置
CN1980068A (zh) * 2005-12-06 2007-06-13 日本电气株式会社 数模转换器、使用该数模转换器的数据驱动器和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4692709A (en) * 1985-04-05 1987-09-08 Electronic Design & Research, Inc. Parallel input signal processor for low-level signal, high-noise environments
CN1612002A (zh) * 2003-10-27 2005-05-04 日本电气株式会社 输出电路、数字模拟电路和显示装置
CN1980068A (zh) * 2005-12-06 2007-06-13 日本电气株式会社 数模转换器、使用该数模转换器的数据驱动器和显示装置

Also Published As

Publication number Publication date
CN103414460B (zh) 2016-01-20

Similar Documents

Publication Publication Date Title
EP0220459A2 (en) Differential cascode voltage switch logic circuit
CN103455843B (zh) 一种反馈型人工神经网络训练方法及计算系统
Hoffman Cycling in the simplex algorithm
Tang et al. Fully memristive spiking-neuron learning framework and its applications on pattern recognition and edge detection
CN106325900A (zh) 用于反熔丝fpga的烧录器设计
KR102126791B1 (ko) 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법
CN106253842A (zh) 光伏电池串并联自动切换电路及方法
dos Santos et al. Reconfiguration methodology of shaded photovoltaic panels to maximize the produced energy
Fathy et al. Triple X Sudoku reconfiguration for alleviating shading effect on total-cross-tied PV array
CN107368888A (zh) 类脑计算系统及其突触
US7401058B2 (en) Artificial neuron with phase-encoded logic
CN113536509A (zh) 一种基于图卷积网络的微电网拓扑辨识方法
CN103414460B (zh) 求大网络电路
Rezai et al. A novel MLP network implementation in CMOL technology
CN108107773B (zh) 一种多通道数据采集系统
CN205643734U (zh) 一种电法勘探电极转换电路
Jamkhaneh et al. Acceptance single sampling plan with fuzzy parameter with the using of Poisson distribution
CN107925383B (zh) 便于测量光伏电池的一个或多个特性的装置
CN206146987U (zh) 一种低功耗电桥阵列信号处理电路
Meng et al. Nonlinear system simulation based on the BP neural network
Oulcaid et al. Static behavior and global maximum power point characteristics of photovoltaic array under partial shading
FR2933826A1 (fr) Reseau logique programmable, commutateur d'interconnexion et unite logique pour un tel reseau
Archana et al. Design of CMOS current mode and voltage mode Winner Take all circuit on 180nm technology
Tuyen et al. A Strategy to Enhance Generator Efficiency of Sudoku-based PV Arrays Under Partial Shading Conditions
Stauffer et al. Bio-inspired systems with self-developing mechanisms

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant