CN103369338A - 基于fpga的近眼双目成像系统的图像处理系统及方法 - Google Patents

Abstract

本发明公开了一种基于FPGA实现的近眼双目成像显示系统的2D/3D图像处理系统及方法，所述图像处理系统，包括串口通讯模块、参数控制器模块、时钟管理模块、2D图像处理模块、3D图像处理模块、数据行缓存模块、缩放处理模块以及显示模组驱动模块；所述串口通讯模块用于接收外部数据指令信息，并将数据信息传输至参数控制模块；所述参数控制器模块用于接收视频图像信号以及串口通讯模块传输的数据指令信息，并将所述视频图像信号分别传输至2D图像处理模块和3D图像处理模块；其通过采用逐行缓存、逐行读写、逐行抽值插值的缩放方式，可以更加灵活、准确得处理输入的视频图像信号，并且系统结构简单，体积小、功耗低，增加了在视频图像处理方面的实用性。

Description

基于FPGA的近眼双目成像系统的图像处理系统及方法

技术领域

本发明属于消费类应用电子领域，尤其涉及到2D/3D图像处理技术，特别是一种基于FPGA的近眼双目成像显示系统的2D/3D图像处理系统及方法。

背景技术

近眼微显示器或者虚拟显示器，其主要原理是采用高精密的光学系统将放置于人眼睛前端约3-5cm处的高精密微显示器件上显示的图像进行放大，并虚拟成像在人眼之前约3-8m米的空间中,观看者感受到的是远几米外的大尺寸、高清晰成像显示效果，实现近眼微显示器产品各项功能的电路系统被统称为近眼双目成像显示系统。采用微显示器件技术的单、双目近眼成像系统，又称为头盔显示器（Head-Mounted-Display），一般而言，因受到产品重量、结构尺寸、系统功耗的限制，近眼双目成像显示系统都被要求在小尺寸、高密度、高速度、低功耗的硬件电路板上实现。

图像处理，一般是指数字图像处理，又称为影像处理。数字图像是指用数字摄像机、扫描仪等设备经过抽样、量化、编码得到的一个二维数组，该数组的元素称为像素，其值为一整数，称为灰度值。图像处理技术包括图像压缩、图像增强、图像复原、图像匹配、图像描述、图像识别等技术部分。常见的图像处理技术有图像数字化、图像编码、图像增强、图像复原、图像分割和图像分析等。

现有的近眼双目成像显示系统的2D/3D图像处理方法中，对于2D/3D图像处理均采用通用SOC（片上系统）芯片加上DDR2/3或者采用通用的图像处理芯片，然后，软件控制SOC内部集成的图形处理模块的方法实现2D/3D图像处理，普遍存在图像处理效率低、3D效果不可调、系统电路实现复杂、成本高、发热大、尺寸和体积均很大等缺点。

发明内容

本发明所要解决的技术问题是针对现有技术中存在的问题提供一种基于FPGA实现的近眼双目成像显示系统的2D/3D图像处理系统及方法。

本发明解决其技术问题采用的技术方案是：基于FPGA的近眼双目成像显示系统的图像处理系统，包括串口通讯模块、参数控制器模块、时钟管理模块、2D图像处理模块、3D图像处理模块、数据行缓存模块、缩放处理模块以及显示模组驱动模块；所述串口通讯模块用于接收外部数据指令信息，并将数据信息传输至参数控制模块；所述参数控制器模块用于接收视频图像信号以及串口通讯模块传输的数据指令信息，并将所述视频图像信号分别传输至2D图像处理模块和3D图像处理模块；所述时钟管理模块用于产生时钟信号，并控制其他各个模块的工作时序；所述2D图像处理模块用于对输入的2D视频图像信号进行处理；所述3D图像处理模块用于对输入的3D视频图像信号进行处理；所述数据行缓存模块用于对2D图像处理模块和3D图像处理模块中的视频图像信号进行缓存，其缓存方式采用逐行缓存的方式；所述缩放处理模块用于对2D图像处理模块和3D图像处理模块处理之后的2D图像或3D图像进行缩放处理；所述显示模组驱动模块用于驱动显示缩放处理模块处理后的2D图像或3D图像。

进一步的，所述串口通讯模块采用IIC总线模块实现。

进一步的，所述时钟管理模块采用锁相环时钟模块实现。

本发明还提供了一种基于FPGA近眼双目成像显示系统的图像处理方法，具体包括如下步骤：

步骤1、接收2D/3D数字视频信号以及通过外部串口传输的数据指令信息，并对接收的2D/3D视频图像信号和数据指令信息进行处理，获得其中的参数信息，并且识别所述视频图像信号是2D视频图像信号还是3D视频图像信号；

步骤2、将对应的2D视频图像信号或者3D视频图像信号进行图像处理，在处理的过程中，其采用逐行缓存、逐行读写、逐行抽值插值的缩放方式进行；

步骤3、对所述步骤2中处理之后的2D视频图像信号或者3D视频图像信号进行显示。

进一步的，所述步骤2中对2D视频图像信号的处理过程包括以下分步骤：

步骤1、将输入的分辨率为H×V的2D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H1×V1的信号输出。

进一步的，所述步骤2中对3D视频图像信号的处理过程包括以下分步骤：

步骤1：将输入的分辨率为H×V的3D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H/2×V1的信号输出；

步骤3：将分辨率为H/2×V1的信号处理为两路分辨率为H1×V1的信号输出。

本发明的有益效果：近眼双目成像显示系统的2D/3D图像处理系统及方法通过对2D或3D视频图像处理采用逐行缓存、逐行读写、逐行抽值插值的缩放方式，可以更加灵活、准确得处理输入的视频图像信号，并且系统结构简单，体积小、功耗低，增加了在视频图像处理方面的实用性。

附图说明

图1为本发明实施例的基于FPGA的近眼双目成像显示系统的2D/3D图像处理系统的结构框图。

具体实施方式

下面结合附图对本发明的实施例作进一步的说明。

如图1所示为本发明实施例的基于FPGA的近眼双目成像显示系统的2D/3D图像处理系统的结构框图，其包括：串口通讯模块、参数控制器模块、时钟管理模块、2D图像处理模块、3D图像处理模块、数据行缓存模块、缩放处理模块以及显示模组驱动模块；所述串口通讯模块用于接收外部数据指令信息，并将数据信息传输至参数控制模块；所述参数控制器模块用于接收视频图像信号以及串口通讯模块传输的数据指令信息，并将所述视频图像信号分别传输至2D图像处理模块和3D图像处理模块；所述时钟管理模块用于产生时钟信号，并控制其他各个模块的工作时序；所述2D图像处理模块用于对输入的2D视频图像信号进行处理；所述3D图像处理模块用于对输入的3D视频图像信号进行处理；所述数据行缓存模块用于对2D图像处理模块和3D图像处理模块中的视频图像信号进行缓存，其缓存方式采用逐行缓存的方式；所述缩放处理模块用于对2D图像处理模块和3D图像处理模块处理之后的2D图像或3D图像进行缩放处理；所述显示模组驱动模块用于驱动显示缩放处理模块处理后的2D图像或3D图像。

其中，所述串口通讯模块采用IIC总线模块实现，所述时钟管理模块采用锁相环时钟模块实现。本发明近眼双目成像显示系统的2D/3D图像处理系统基于FPGA芯片实现2D、3D视频图像信号的处理的整个过程，其在具体的处理处理中采用FIFO数据行缓存模块对所输入的2D、3D视频图像信号进行逐行缓存、逐行读写、逐行抽值插值的缩放方式，可以更加灵活、准确得处理输入的视频图像信号，并且系统结构简单，体积小、功耗低，增加了在视频图像处理方面的实用性。

本发明还提供了一种基于FPGA的近眼双目成像显示系统的2D/3D图像处理方法，具体包括如下步骤：

步骤1、接收2D/3D数字视频信号以及通过外部串口传输的数据指令信息，并对接收的2D/3D视频图像信号和数据指令信息进行处理，获得其中的参数信息，并且识别所述视频图像信号是2D视频图像信号还是3D视频图像信号；

步骤2、将对应的2D视频图像信号或者3D视频图像信号进行图像处理，在处理的过程中，其采用逐行缓存、逐行读写、逐行抽值插值的缩放方式进行；

步骤3、对所述步骤2中处理之后的2D视频图像信号或者3D视频图像信号进行显示。

为了本领域技术人员能够理解并且实施本发明，将结合具体的工作过程对基于FPGA的近眼双目成像显示系统的2D/3D图像处理系统及方法进行详细说明：

首先，由系统接收2D/3D视频图像信号，IIC总线模块负责系统与外围电路系统的通讯，接收指令、参数、工作模式等各类数据信息，所述参数控制模块接收2D/3D视频图像信号和来自IIC总线模块传输的数据指令，根据视频图像信号的格式以及数据指令对后续模块的工作进行分配；并且在接收视频图像信号的同时，锁相环时钟模块接收到一个时钟信号后，产生并输出整个逻辑系统的同步时钟信号和后端显示模组的时钟信号；2D图像处理模块或者3D图像处理模块接收到输入的视频图像信号后，分别按照其2D/3D图像过程做图像处理后，向后端逻辑模块输出数字视频信号，数据缓存模块采用逐行缓存处理技术与2D/3D图像处理模块同步配合，准确、高效地完成图像数据的缓存。缩放模处理块接收图像处理后的视频图像信号，按照后端显示模块分辨率，完成图像缩放，显示模组驱动模块接收缩放模块的数字视频信号，产生后端显示模组的驱动信号，驱动后端微显模组显示。

在处理2D视频图像信号的过程中，其步骤包括：

步骤1、将输入的分辨率为H×V的2D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H1×V1的信号输出。

当所述分辨率将分辨率H×V为1280×480图像信号时，其逐行缓存在FPGA芯片内部数据行缓存模块，也就是FIFO中，并同步读取FIFO数据到缩放处理模块中，将图像缩放为两路分辨率为854×480的图像信号输出。

在处理3D视频图像信号的过程中，其步骤包括：

步骤1：将输入的分辨率为H×V的3D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H/2×V1的信号输出；

步骤3：将分辨率为H/2×V1的信号处理为两路分辨率为H1×V1的信号输出。

当所述分辨率将分辨率H×V为1280×480图像信号时，其逐行缓存在FPGA芯片内部的FIFO中，其中左半帧640×480的图像信号逐行缓存在FIFO1中，右半帧640×480的图像信号逐行缓存在FIFO2中，然后，同步读取FIFO1和FIFO2的数据到缩放处理模块中，将图像缩放为两路分辨率854×480的图像信号输出。

Claims (6)

1.基于FPGA的近眼双目成像显示系统的图像处理系统，其特征在于，包括串口通讯模块、参数控制器模块、时钟管理模块、2D图像处理模块、3D图像处理模块、数据行缓存模块、缩放处理模块以及显示模组驱动模块；所述串口通讯模块用于接收外部数据指令信息，并将数据信息传输至参数控制模块；所述参数控制器模块用于接收视频图像信号以及串口通讯模块传输的数据指令信息，并将所述视频图像信号分别传输至2D图像处理模块和3D图像处理模块；所述时钟管理模块用于产生时钟信号，并控制其他各个模块的工作时序；所述2D图像处理模块用于对输入的2D视频图像信号进行处理；所述3D图像处理模块用于对输入的3D视频图像信号进行处理；所述数据行缓存模块用于对2D图像处理模块和3D图像处理模块中的视频图像信号进行缓存，其缓存方式采用逐行缓存的方式；所述缩放处理模块用于对2D图像处理模块和3D图像处理模块处理之后的2D图像或3D图像进行缩放处理；所述显示模组驱动模块用于驱动显示缩放处理模块处理后的2D图像或3D图像。

2.如权利要求1所述的基于FPGA的近眼双目成像显示系统的图像处理系统，其特征在于，所述串口通讯模块采用IIC总线模块实现。

3.如权利要求1或2所述的基于FPGA的近眼双目成像显示系统的图像处理系统，其特征在于，所述时钟管理模块采用锁相环时钟模块实现。

4.基于FPGA的近眼双目成像显示系统的图像处理方法，其特征在于，具体包括如下步骤：

步骤1、接收2D/3D数字视频信号以及通过外部串口传输的数据指令信息，并对接收的2D/3D视频图像信号和数据指令信息进行处理，获得其中的参数信息，并且识别所述视频图像信号是2D视频图像信号还是3D视频图像信号；

步骤2、将对应的2D视频图像信号或者3D视频图像信号进行图像处理，在处理的过程中，其采用逐行缓存、逐行读写、逐行抽值插值的缩放方式进行；

步骤3、对所述步骤2中处理之后的2D视频图像信号或者3D视频图像信号进行显示。

5.如权利要求4所述的基于FPGA的近眼双目成像显示系统的图像处理方法，其特征在于，所述步骤2中对2D视频图像信号的处理过程包括以下分步骤：

步骤1、将输入的分辨率为H×V的2D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H1×V1的信号输出。

6.如权利要求4所述的基于FPGA的近眼双目成像显示系统的图像处理方法，其特征在于，所述步骤2中对3D视频图像信号的处理过程包括以下分步骤：

步骤1：将输入的分辨率为H×V的3D输入视频图像信号处理为分辨率为H×V1信号；

步骤2：将分辨率为H×V1的信号处理为两路分辨率为H/2×V1的信号输出；

步骤3：将分辨率为H/2×V1的信号处理为两路分辨率为H1×V1的信号输出。

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