CN103368509A - 跨导运算放大器 - Google Patents
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Abstract
本发明公开了一种跨导运算放大器，信号差分输入，差分输出，具有增益自举采用一对PNMOS管和NMOS管的单管结构，每一个单管都设置一辅助放大器。本发明通过采用单管的辅助放大器技术，能通过提高整体放大器的输出阻抗来提高放大器的增益，从而能达到提高跨导运算放大器增益的目的。同时，本发明所使用的辅助放大器电路与现有结构相比，本发明的辅助放大器的结构简单、容易实现，减小了辅助放大器的多路偏置，能减小功耗，以及具有频率特性好，能实现高速，宽带的功能。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种跨导运算放大器。
背景技术
高增益跨导运算放大器在CMOS模拟集成电路中的应用很广。为了得到高增益，常用的结构是两级运算放大器和采用增益自举技术的运算放大器。由于两级运算放大器中不可避免要使用频率补偿技术，使得这种结构的运算放大器的带宽较小。采用增益自举技术的运算放大器，包括差分电路和共源共栅自举电路，其中差分电路分为采用NMOS管即N型沟道MOS场效应管和采用PMOS管P型沟道MOS场效应管两种结构，其中差分电路采用NMOS管的增益自举运算放大器结构如图1所示，包括差分电路和共源共栅自举电路，所述差分电路包括NMOS管C1、C2和一个恒流源Ic，所述NMOS管C1的源极与所述NMOS管C2的源极相连接，然后通过一个恒流源Ic连接到接地端，所述恒流源Ic电流的方向由所述NMOS管C1与C2的源极指向接地端；所述共源共栅自举电路包括辅助放大器Ap和An，PMOS管C3、C4、C5和C6，以及NMOS管C7、C8、C9和C10；所述NMOS管C1的漏极连接到所述PMOS管C3的漏极和所述PMOS管C4的漏极的其中任意一个，所述NMOS管C2的漏极连接到所述PMOS管C3的漏极和所述PMOS管C4的漏极中的另外一个，使得所述差分电路与所述共源共栅自举电路相连接；所述PMOS管C3的源极与所述PMOS管C4的源极连接到电源端；所述PMOS管C3的栅极与所述PMOS管C4的栅极相连接，并且作为偏置电压Vb1端；所述PMOS管C3的漏极还连接到PMOS管C5的源极，所述PMOS管C4的漏极还连接到PMOS管C6的源极；所述PMOS管C3的漏极和所述PMOS管C4的漏极作为辅助放大器Ap的输入端，所述PMOS管C5的栅极和所述PMOS管C6的栅极作为辅助放大器Ap的输出端；所述PMOS管C5的漏极连接到NMOS管C7的漏极，所述PMOS管C6的漏极连接到NMOS管C8的漏极；所述NMOS管C7的源极和所述NMOS管C8的源极作为辅助放大器An的输入端，所述NMOS管C7的栅极和所述NMOS管C8的栅极作为辅助放大器An的输出端；所述NMOS管C7的源极还连接到NMOS管C9的漏极，所述NMOS管C8的源极还连接到NMOS管C10的漏极；所述NMOS管C9的栅极与NMOS管C10的栅极相连接，并且作为偏置电压Vb4端；所述NMOS管C9的源极与所述NMOS管C10的源极接地。所述NMOS管C1和C2的栅极分别作为辅助增益自举运算放大器的两个信号输入端；所述PMOS管C5的漏极和所述PMOS管C6的漏极作为辅助增益自举运算放大器的两个信号输出端。
所述辅助放大器Ap，如图2所示，包括差分电路和共源共栅电路，所述差分电路包括NMOS管CP1、CP2和一个恒流源Icp，所述NMOS管CP1的源极与所述NMOS管CP2的源极相连接，然后通过一个恒流源Icp连接到接地端，所述恒流源Icp电流的方向由所述NMOS管CP1与CP2的源极指向接地端；所述共源共栅电路包括PMOS管CP3、CP4、CP5和CP6，以及NMOS管CP7、CP8、CP9和CP10；所述NMOS管CP1的漏极连接到所述PMOS管CP3的漏极和所述PMOS管CP4的漏极的其中任意一个，所述NMOS管CP2的漏极连接到所述PMOS管CP3的漏极和所述PMOS管CP4的漏极中的另外一个，使得所述差分电路与所述共源共栅自举电路相连接；所述PMOS管CP3的源极与所述PMOS管CP4的源极连接到电源端；所述PMOS管CP3的栅极与所述PMOS管CP4的栅极相连接，并且作为偏置电压Vb1端；所述PMOS管CP3的漏极还连接到PMOS管CP5的源极，所述PMOS管CP4的漏极还连接到PMOS管CP6的源极；所述PMOS管CP5的漏极连接到NMOS管CP7的漏极，所述PMOS管CP6的漏极连接到NMOS管CP8的漏极；所述PMOS管CP5的栅极与所述PMOS管CP6的栅极相连接，并且作为偏置电压Vb2端；所述NMOS管CP7的源极还连接到NMOS管CP9的漏极，所述NMOS管CP8的源极还连接到NMOS管CP10的漏极；所述NMOS管CP7的栅极与所述NMOS管CP8的栅极相连接，并且作为偏置电压Vb3端；所述NMOS管CP9的栅极与NMOS管CP10的栅极相连接，并且作为偏置电压Vb4端；所述NMOS管CP9的源极与所述NMOS管CP10的源极接地；所述NMOS管CP1和CP2的栅极分别作为辅助放大器Ap的两个信号输入端；所述PMOS管CP5的漏极和所述PMOS管CP6的漏极作为辅助放大器Ap的两个信号输出端。
所述辅助放大器An，如图3所示，包括差分电路和共源共栅电路，所述差分电路包括PMOS管CN1、CN2和一个恒流源Icn，所述PMOS管CN1的源极与所述PMOS管CN2的源极相连接，然后通过一个恒流源Icn连接到电源端，所述恒流源Icn电流的方向由电源端指向所述PMOS管CN1与CN2的源极；所述共源共栅电路包括PMOS管CN3、CN4、CN5和CN6，以及NMOS管CN7、CN8、CN9和CN10；所述PMOS管CN1的漏极连接到所述NMOS管CN9的漏极和所述PMOS管CN10的漏极的其中任意一个，所述PMOS管CN2的漏极连接到所述NMOS管CN9的漏极和所述PMOS管CN10的漏极中的另外一个，使得所述差分电路与所述共源共栅自举电路相连接。所述共源共栅电路的其它结构与所述辅助放大器Ap的共源共栅自举电路的结构相同。所述PMOS管CN1和CN2的栅极分别作为辅助放大器An的两个信号输入端；所述PMOS管CN5的漏极和所述PMOS管CN6的漏极作为辅助放大器An的两个信号输出端。
在实际应用中，现有增益自举运算放大器里的辅助放大器能把主放大器的输出阻抗放大(1+A1)倍，假设辅助放大器的放大倍数为A1，从而能通过提高输出阻抗来提高放大器的增益。但是，现有增益自举运算放大器的辅助放大器电路的结构复杂，具有多路偏置，功耗较大。
发明内容
本发明所要解决的技术问题是提供一种跨导运算放大器，具有高增益，频率特性好，功率损耗低，容易实现的特点。
为解决上述技术问题，本发明提供的跨导运算放大器包括：
第一NMOS管M1和第二NMOS管M2，所述第一NMOS管M1和所述第二NMOS管M2的栅极作为跨导运算放大器的一对差分输入信号的输入端；所述第一NMOS管M1和所述第二NMOS管M2的源极都和第九NMOS管M9的漏极连接在一起；所述第九NMOS管M9的源极接地，所述第九NMOS管M9的栅极接第一偏置电压VN1。
第三NMOS管M3、第四NMOS管M4、第五PMOS管M5和第六PMOS管M6，所述第三NMOS管M3的源极和所述第一NMOS管M1的漏极连接、所述第四NMOS管M4的源极和所述第二NMOS管M2的漏极连接；所述第三NMOS管M3的漏极和所述第五PMOS管M5的漏极连接并作为所述跨导运算放大器的一对差分输出信号的一个输出端，所述第四NMOS管M4的漏极和所述第六PMOS管M6的漏极连接并作为所述跨导运算放大器的一对差分输出信号的另一个输出端；所述第五PMOS管M5的源极连接第七PMOS管M7的漏极，所述第六PMOS管M6的源极连接第八PMOS管M8的漏极，所述第七PMOS管M7和所述第八PMOS管M8的源极都连接电源Vdd，所述第七PMOS管M7和所述第八PMOS管M8的栅极都连接第五偏置电压VP2。
第十NMOS管M10、第十二NMOS管M12和第十三NMOS管M13和第一电流源Idc1、第二电流源Idc2形成第一辅助放大器用于增大所述第三NMOS管M3的输出电阻；所述第十NMOS管M10的漏极和所述第三NMOS管M3的栅极连接，所述第一电流源Idc1连接于电源Vdd和所述第十NMOS管M10的漏极之间，所述第十NMOS管M10的栅极连接第二偏置电压VN2，所述第十NMOS管M10和所述第十三NMOS管M13的源极都和所述第十二NMOS管M12的漏极相连；所述第十二NMOS管M12的源极接地，所述第十二NMOS管M12的栅极接所述第一偏置电压VN1；所述第十三NMOS管M13的栅极、所述第一NMOS管M1的漏极和第十一NMOS管M11的漏极连接在一起，所述第十三NMOS管M13的漏极连接所述第二电流源Idc2的第二端，所述第二电流源Idc2的第一端接电源Vdd；所述第十一NMOS管M11的源极接地，所述第十一NMOS管M11的栅极接所述第一偏置电压VN1；第十四NMOS管M14的漏极连接所述第二电流源Idc2的第二端，所述第十四NMOS管M14的源极接地，所述第十四NMOS管M14的栅极接第三偏置电压VN3。
第十六NMOS管M16、第十七NMOS管M17和第十八NMOS管M18和第三电流源Idc3、第二电流源Idc2形成第二辅助放大器用于增大所述第四NMOS管M4的输出电阻；所述第十七NMOS管M17的漏极和所述第四NMOS管M4的栅极连接，所述第三电流源Idc3连接于电源Vdd和所述第十七NMOS管M17的漏极之间，所述第十七NMOS管M17的栅极连接所述第二偏置电压VN2，所述第十七NMOS管M17和所述第十八NMOS管M18的源极都和所述第十六NMOS管M16的漏极相连；所述第十六NMOS管M16的源极接地，所述第十六NMOS管M16的栅极接所述第一偏置电压VN1；所述第十八NMOS管M18的栅极、所述第二NMOS管M2的漏极和第十五NMOS管M15的漏极连接在一起，所述第十八NMOS管M18的漏极连接所述第二电流源Idc2的第二端；所述第十五NMOS管M15的源极接地，所述第十五NMOS管M15的栅极接所述第一偏置电压VN1。
第十九PMOS管M19、第二十PMOS管M20和第二十一PMOS管M21和第四电流源Idc4、第五电流源Idc5形成第三辅助放大器用于增大所述第五PMOS管M5的输出电阻；所述第二十PMOS管M20的漏极和所述第五PMOS管M5的栅极连接，所述第四电流源Idc4连接于地和所述第二十PMOS管M20的漏极之间，所述第二十PMOS管M20的栅极连接第四偏置电压VP1，所述第二十PMOS管M20和所述第十九PMOS管M19的源极都和所述第二十一PMOS管M21的漏极相连；所述第二十一PMOS管M21的源极接电源Vdd，所述第二十一PMOS管M21的栅极接所述第五偏置电压VP2；所述第十九PMOS管M19的栅极和所述第五PMOS管M5的源极相连，所述第十九PMOS管M19的漏极连接所述第五电流源Idc5的第二端，所述第五电流源Idc5的第一端接地；第二十五NMOS管M25的漏极连接所述第五电流源Idc5的第二端，所述第二十五NMOS管M25的源极接电源Vdd，所述第二十五NMOS管M25的栅极接第六偏置电压VP3。
第二十二PMOS管M22、第二十三PMOS管M23和第二十四PMOS管M24和第六电流源Idc6、第五电流源Idc5形成第四辅助放大器用于增大所述第六PMOS管M6的输出电阻；所述第二十三PMOS管M23的漏极和所述第六PMOS管M6的栅极连接，所述第六电流源Idc6连接于地和所述第二十三PMOS管M23的漏极之间，所述第二十三PMOS管M23的栅极连接第四偏置电压VP1，所述第二十三PMOS管M23和所述第二十二PMOS管M22的源极都和所述第二十四PMOS管M24的漏极相连；所述第二十四PMOS管M24的源极接电源Vdd，所述第二十四PMOS管M24的栅极接所述第五偏置电压VP2；所述第二十二PMOS管M22的栅极和所述第六PMOS管M6的源极相连，所述第二十二PMOS管M22的漏极连接所述第五电流源Idc5的第二端。
相对于现有技术，本发明采用单管的辅助放大器技术，提高整体放大器的输出阻抗来提高放大器的增益，从而能达到提高跨导运算放大器增益的目的。同时，本发明所使用的辅助放大器电路与现有结构相比，本发明的辅助放大器的结构简单、容易实现，减小了辅助放大器的多路偏置，能减小功耗，以及具有频率特性好，能实现高速，宽带的功能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1为现有增益自举运算放大器的电路图；
图2为图1中的辅助放大器Ap的电路图；
图3为图1中的辅助放大器An的电路图；
图4为本发明实施例跨导运算放大器的电路图；
图5为本发明实施例跨导运算放大器的频域特性曲线。
具体实施方式
如图4所示，为本发明实施例跨导运算放大器的电路图；本发明实施例跨导运算放大器包括：
第一NMOS管M1和第二NMOS管M2，所述第一NMOS管M1和所述第二NMOS管M2的栅极作为跨导运算放大器的一对差分输入信号的输入端；所述第一NMOS管M1和所述第二NMOS管M2的源极都和第九NMOS管M9的漏极连接在一起；所述第九NMOS管M9的源极接地，所述第九NMOS管M9的栅极接第一偏置电压VN1。
第三NMOS管M3、第四NMOS管M4、第五PMOS管M5和第六PMOS管M6，所述第三NMOS管M3的源极和所述第一NMOS管M1的漏极连接、所述第四NMOS管M4的源极和所述第二NMOS管M2的漏极连接；所述第三NMOS管M3的漏极和所述第五PMOS管M5的漏极连接并作为所述跨导运算放大器的一对差分输出信号的一个输出端，所述第四NMOS管M4的漏极和所述第六PMOS管M6的漏极连接并作为所述跨导运算放大器的一对差分输出信号的另一个输出端；所述第五PMOS管M5的源极连接第七PMOS管M7的漏极，所述第六PMOS管M6的源极连接第八PMOS管M8的漏极，所述第七PMOS管M7和所述第八PMOS管M8的源极都连接电源Vdd，所述第七PMOS管M7和所述第八PMOS管M8的栅极都连接第五偏置电压VP2。
第十NMOS管M10、第十二NMOS管M12和第十三NMOS管M13和第一电流源Idc1、第二电流源Idc2形成第一辅助放大器用于增大所述第三NMOS管M3的输出电阻；所述第十NMOS管M10的漏极和所述第三NMOS管M3的栅极连接，所述第一电流源Idc1连接于电源Vdd和所述第十NMOS管M10的漏极之间，所述第十NMOS管M10的栅极连接第二偏置电压VN2，所述第十NMOS管M10和所述第十三NMOS管M13的源极都和所述第十二NMOS管M12的漏极相连；所述第十二NMOS管M12的源极接地，所述第十二NMOS管M12的栅极接所述第一偏置电压VN1；所述第十三NMOS管M13的栅极、所述第一NMOS管M1的漏极和第十一NMOS管M11的漏极连接在一起，所述第十三NMOS管M13的漏极连接所述第二电流源Idc2的第二端，所述第二电流源Idc2的第一端接电源Vdd；所述第十一NMOS管M11的源极接地，所述第十一NMOS管M11的栅极接所述第一偏置电压VN1；第十四NMOS管M14的漏极连接所述第二电流源Idc2的第二端，所述第十四NMOS管M14的源极接地，所述第十四NMOS管M14的栅极接第三偏置电压VN3。
第十六NMOS管M16、第十七NMOS管M17和第十八NMOS管M18和第三电流源Idc3、第二电流源Idc2形成第二辅助放大器用于增大所述第四NMOS管M4的输出电阻；所述第十七NMOS管M17的漏极和所述第四NMOS管M4的栅极连接，所述第三电流源Idc3连接于电源Vdd和所述第十七NMOS管M17的漏极之间，所述第十七NMOS管M17的栅极连接所述第二偏置电压VN2，所述第十七NMOS管M17和所述第十八NMOS管M18的源极都和所述第十六NMOS管M16的漏极相连；所述第十六NMOS管M16的源极接地，所述第十六NMOS管M16的栅极接所述第一偏置电压VN1；所述第十八NMOS管M18的栅极、所述第二NMOS管M2的漏极和第十五NMOS管M15的漏极连接在一起，所述第十八NMOS管M18的漏极连接所述第二电流源Idc2的第二端；所述第十五NMOS管M15的源极接地，所述第十五NMOS管M15的栅极接所述第一偏置电压VN1。
第十九PMOS管M19、第二十PMOS管M20和第二十一PMOS管M21和第四电流源Idc4、第五电流源Idc5形成第三辅助放大器用于增大所述第五PMOS管M5的输出电阻；所述第二十PMOS管M20的漏极和所述第五PMOS管M5的栅极连接，所述第四电流源Idc4连接于地和所述第二十PMOS管M20的漏极之间，所述第二十PMOS管M20的栅极连接第四偏置电压VP1，所述第二十PMOS管M20和所述第十九PMOS管M19的源极都和所述第二十一PMOS管M21的漏极相连；所述第二十一PMOS管M21的源极接电源Vdd，所述第二十一PMOS管M21的栅极接所述第五偏置电压VP2；所述第十九PMOS管M19的栅极和所述第五PMOS管M5的源极相连，所述第十九PMOS管M19的漏极连接所述第五电流源Idc5的第二端，所述第五电流源Idc5的第一端接地；第二十五NMOS管M25的漏极连接所述第五电流源Idc5的第二端，所述第二十五NMOS管M25的源极接电源Vdd，所述第二十五NMOS管M25的栅极接第六偏置电压VP3。
第二十二PMOS管M22、第二十三PMOS管M23和第二十四PMOS管M24和第六电流源Idc6、第五电流源Idc5形成第四辅助放大器用于增大所述第六PMOS管M6的输出电阻；所述第二十三PMOS管M23的漏极和所述第六PMOS管M6的栅极连接，所述第六电流源Idc6连接于地和所述第二十三PMOS管M23的漏极之间，所述第二十三PMOS管M23的栅极连接第四偏置电压VP1，所述第二十三PMOS管M23和所述第二十二PMOS管M22的源极都和所述第二十四PMOS管M24的漏极相连；所述第二十四PMOS管M24的源极接电源Vdd，所述第二十四PMOS管M24的栅极接所述第五偏置电压VP2；所述第二十二PMOS管M22的栅极和所述第六PMOS管M6的源极相连，所述第二十二PMOS管M22的漏极连接所述第五电流源Idc5的第二端。
如图5所示，为本发明实施例跨导运算放大器的频域特性曲线。曲线1为本发明实施例跨导运算放大器输出频率响应的相位曲线，曲线2为本发明实施例跨导运算放大器输出频率响应的幅值曲线，从中可看出其带宽可达到1GHz，相位裕度约为69度。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (1)
1.一种跨导运算放大器，其特征在于，包括：
第一NMOS管(M1)和第二NMOS管(M2)，所述第一NMOS管(M1)和所述第二NMOS管(M2)的栅极作为跨导运算放大器的一对差分输入信号的输入端；所述第一NMOS管(M1)和所述第二NMOS管(M2)的源极都和第九NMOS管(M9)的漏极连接在一起；所述第九NMOS管(M9)的源极接地，所述第九NMOS管(M9)的栅极接第一偏置电压(VN1)；
第三NMOS管(M3)、第四NMOS管(M4)、第五PMOS管(M5)和第六PMOS管(M6)，所述第三NMOS管(M3)的源极和所述第一NMOS管(M1)的漏极连接、所述第四NMOS管(M4)的源极和所述第二NMOS管(M2)的漏极连接；所述第三NMOS管(M3)的漏极和所述第五PMOS管(M5)的漏极连接并作为所述跨导运算放大器的一对差分输出信号的一个输出端，所述第四NMOS管(M4)的漏极和所述第六PMOS管(M6)的漏极连接并作为所述跨导运算放大器的一对差分输出信号的另一个输出端；所述第五PMOS管(M5)的源极连接第七PMOS管(M7)的漏极，所述第六PMOS管(M6)的源极连接第八PMOS管(M8)的漏极，所述第七PMOS管(M7)和所述第八PMOS管(M8)的源极都连接，所述第七PMOS管(M7)和所述第八PMOS管(M8)的栅极都连接第五偏置电压(VP2)；
第十NMOS管(M10)、第十二NMOS管(M12)和第十三NMOS管(M13)和第一电流源(Idc1)、第二电流源(Idc2)形成第一辅助放大器用于增大所述第三NMOS管(M3)的输出电阻；所述第十NMOS管(M10)的漏极和所述第三NMOS管(M3)的栅极连接，所述第一电流源(Idc1)连接于电源(Vdd)和所述第十NMOS管(M10)的漏极之间，所述第十NMOS管(M10)的栅极连接第二偏置电压(VN2)，所述第十NMOS管(M10)和所述第十三NMOS管(M13)的源极都和所述第十二NMOS管(M12)的漏极相连；所述第十二NMOS管(M12)的源极接地，所述第十二NMOS管(M12)的栅极接所述第一偏置电压(VN1)；所述第十三NMOS管(M13)的栅极、所述第一NMOS管(M1)的漏极和第十一NMOS管(M11)的漏极连接在一起，所述第十三NMOS管(M13)的漏极连接所述第二电流源(Idc2)的第二端，所述第二电流源(Idc2)的第一端接电源(Vdd)；所述第十一NMOS管(M11)的源极接地，所述第十一NMOS管(M11)的栅极接所述第一偏置电压(VN1)；第十四NMOS管(M14)的漏极连接所述第二电流源(Idc2)的第二端，所述第十四NMOS管(M14)的源极接地，所述第十四NMOS管(M14)的栅极接第三偏置电压(VN3)；
第十六NMOS管(M16)、第十七NMOS管(M17)和第十八NMOS管(M18)和第三电流源(Idc3)、第二电流源(Idc2)形成第二辅助放大器用于增大所述第四NMOS管(M4)的输出电阻；所述第十七NMOS管(M17)的漏极和所述第四NMOS管(M4)的栅极连接，所述第三电流源(Idc3)连接于电源(Vdd)和所述第十七NMOS管(M17)的漏极之间，所述第十七NMOS管(M17)的栅极连接所述第二偏置电压(VN2)，所述第十七NMOS管(M17)和所述第十八NMOS管(M18)的源极都和所述第十六NMOS管(M16)的漏极相连；所述第十六NMOS管(M16)的源极接地，所述第十六NMOS管(M16)的栅极接所述第一偏置电压(VN1)；所述第十八NMOS管(M18)的栅极、所述第二NMOS管(M2)的漏极和第十五NMOS管(M15)的漏极连接在一起，所述第十八NMOS管(M18)的漏极连接所述第二电流源(Idc2)的第二端；所述第十五NMOS管(M15)的源极接地，所述第十五NMOS管(M15)的栅极接所述第一偏置电压(VN1)；
第十九PMOS管(M19)、第二十PMOS管(M20)和第二十一PMOS管(M21)和第四电流源(Idc4)、第五电流源(Idc5)形成第三辅助放大器用于增大所述第五PMOS管(M5)的输出电阻；所述第二十PMOS管(M20)的漏极和所述第五PMOS管(M5)的栅极连接，所述第四电流源(Idc4)连接于地和所述第二十PMOS管(M20)的漏极之间，所述第二十PMOS管(M20)的栅极连接第四偏置电压(VP1)，所述第二十PMOS管(M20)和所述第十九PMOS管(M19)的源极都和所述第二十一PMOS管(M21)的漏极相连；所述第二十一PMOS管(M21)的源极接电源(Vdd)，所述第二十一PMOS管(M21)的栅极接所述第五偏置电压(VP2)；所述第十九PMOS管(M19)的栅极和所述第五PMOS管(M5)的源极相连，所述第十九PMOS管(M19)的漏极连接所述第五电流源(Idc5)的第二端，所述第五电流源(Idc5)的第一端接地；第二十五NMOS管(M25)的漏极连接所述第五电流源(Idc5)的第二端，所述第二十五NMOS管(M25)的源极接电源(Vdd)，所述第二十五NMOS管(M25)的栅极接第六偏置电压(VP3)；
第二十二PMOS管(M22)、第二十三PMOS管(M23)和第二十四PMOS管(M24)和第六电流源(Idc6)、第五电流源(Idc5)形成第四辅助放大器用于增大所述第六PMOS管(M6)的输出电阻；所述第二十三PMOS管(M23)的漏极和所述第六PMOS管(M6)的栅极连接，所述第六电流源(Idc6)连接于地和所述第二十三PMOS管(M23)的漏极之间，所述第二十三PMOS管(M23)的栅极连接第四偏置电压(VP1)，所述第二十三PMOS管(M23)和所述第二十二PMOS管(M22)的源极都和所述第二十四PMOS管(M24)的漏极相连；所述第二十四PMOS管(M24)的源极接电源(Vdd)，所述第二十四PMOS管(M24)的栅极接所述第五偏置电压(VP2)；所述第二十二PMOS管(M22)的栅极和所述第六PMOS管(M6)的源极相连，所述第二十二PMOS管(M22)的漏极连接所述第五电流源(Idc5)的第二端。
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