CN103356183A

CN103356183A - 心电图采集平台

Info

Publication number: CN103356183A
Application number: CN2013102824976A
Authority: CN
Inventors: 吴文显; 杜雷雷; 梅求军; 颜延; 罗娱; 李扬; 蔡锦和; 李奇; 张南南; 王磊
Original assignee: Shenzhen Institute of Advanced Technology of CAS
Current assignee: Shenzhen Institute of Advanced Technology of CAS
Priority date: 2013-07-05
Filing date: 2013-07-05
Publication date: 2013-10-23
Anticipated expiration: 2033-07-05
Also published as: CN103356183B

Abstract

本发明涉及一种心电图采集平台，包括：采集芯片、ARM核微处理器、FPGA芯片以及上位机。其中采集芯片获取心电原始数据，并进行模数转换；ARM核微处理器获取模数转换后的心电图数据，并进行心电图数据整合得到整合数据；FPGA芯片接收所述整合数据，并将所述整合数据处理为适位宽的整理数据，其中，所述ARM核微处理器还用于根据通道识别位进行数据分配，并发送所述分配后的整理数据；上位机根据预定的数据传输协议分别将分配后的整理数据进行心电图显示。本发明中的心电图采集平台通过ARM核微处理器实现系统整体控制以及FPGA芯片实现数字信号处理，加速了系统开发进程，降低了单一功能芯片的更新换代的成本。

Description

心电图采集平台

技术领域

本发明属于医护医疗领域，尤其涉及一种心电图采集平台。

背景技术

在医护医疗领域，基于心脏功能的常规检查和疾病诊断过程中，用以监控和记录心电信号的心电图（electrocardiogram，简称ECG/EKG）采集仪器是极其重要的医疗设备。不同的客户需求和应用环境，对心电图（ECG）采集平台往往有不同的性能需求，例如可变信号放大倍数，可选滤波方式和强度，以及应用于诊断、监护、手术等不同的场合而需要不同的滤波频带要求等。

心电图是一种将心脏生物电活动所产生的的综合电位变化记录下来的技术，而心电图仪则是记录随心脏周期性跳动而变化的动态曲线的仪器。它通过皮肤接触的电极，以时间为单位记录心脏的电生理活动，无创地捕捉并记录人体心电信息，在临床健康检查和疾病诊断中广泛被应用。

随着医疗诊断的专业化、现代化，已经日益增长的用户需求的多样性，现今社会对于医用电子产品的设计和生产要求越来越高。即使对于同样的心电图采集和显示功能，需要达到的性能要求也由于应用场合不同而不尽相同：如开发基于诊断级、监护级和手术级的心电图机时，心电图采集仪器的频率响应范围是不同的，心电监护仪最低要求0.1～40Hz，而诊断级的心电图机要求0.05～100Hz，又如因应用在成人和婴儿的不同而有不同的需求，甚至根据不同的标准而有所差异。

同类型的产品功能相似，重复开发将大大延长了设备开发周期。

目前现代化的心电图机中采用以下设计：

使用便携式USB(Universal Serial Bus，通用串行总线)的方式实现心电图仪系统，将显示和滤波处理交由上位机的主机端（如个人电脑，即PC机），使用软件控制和处理完成功能实现。

单用一片FPGA(Field Programmable Gate Array，现场可编程门阵列)或者DSP（Digital Signal Processing，数字信号处理）芯片实现ECG的数字信号处理，处理后的数据通过SD卡（Secure Digital Memory Card，安全数码卡）等存储器导入到电脑等主机端进行显示和分析。

单用一块FPGA芯片实现心电图的数据采集卡，包括ECG十二导联选择控制、A/D转换及控制、数据的传输控制等，然后将心电数据处理记录到片内存储器，等待数据传输到上位机的PC个人电脑并显示。

使用FPGA芯片只实现心电监护仪的显示控制，包括串并互换模块、显示接口、波形存储模块，而数据处理放在外围的微处理器中进行。

同类型的专用电子医疗产品，往往因为满足不同客户的需求，需要进行产品的二次开发和更新换代，却由于相似功能的重复开发而增加了开发人员的重复劳动，大大延长了开发周期。

现有的可多次开发的验证平台，有些只包括ECG采集仪器的部分功能，如只验证信号处理、采集控制、显示控制等的其中部分功能，没有可同时完整地进行整个ECG采集平台的多次开发和验证环境；也有些验证平台的价格成本过高，如使用同时带有A/D转换、DSP核心的中高端FPGA芯片的验证平台，使得价格居高不下。

发明内容

本发明提供了一种心电图采集平台，旨在降低单一功能芯片的更新换代的成本。

本发明提出了一种兼具有工业价值和算法可重构特性的低成本心电图（ECG）采集平台，使用了可编程重构的器件来实现硬件算法。此验证平台不仅可以作为心电图的开发和验证平台，也可以用作合乎工业标准的产品应用于临床，还可以进行相同的硬件成本下的二次开发，缩短了心电图采集仪器的更新换代和再开发周期，降低再开发成本。

本发明提供的技术方案为：一种心电图采集平台，包括：采集芯片、ARM核微处理器、FPGA芯片以及上位机。其中采集芯片，用于获取心电原始数据，所述采集芯片包括输入端、预处理电路以及模拟前端芯片，其中，所述心电原始数据经由所述输入端输入，并经过所述预处理电路处理后进入所述模拟前端芯片进行模数转换；ARM核微处理器，用于从所述模拟前端芯片中获取模数转换后的心电图数据，并对所述心电图数据进行整合得到整合数据；FPGA芯片，用于接收所述整合数据，并将所述整合数据处理为适位宽的整理数据，其中，所述ARM核微处理器还用于根据通道识别位进行数据分配，并发送所述分配后的整理数据；上位机，用于根据预定的数据传输协议将分配后的整理数据分别进行心电图显示。。

本发明的技术方案具有如下优点或有益效果：本发明所提供的心电图采集平台通过ARM核微处理器实现系统整体控制以及FPGA芯片实现数字信号处理，加速了系统开发进程，降低了单一功能芯片的更新换代的成本。

附图说明

图1为本发明一实施方式中心电图采集平台的架构图；

图2为本发明一实施方式中心电图采集平台的工作流程；

图3为本发明一实施方式中FPGA芯片的模块图；

图4位本发明一实施方式中数据总线的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参阅图1，图1所示为本发明一实施方式中心电图采集平台的架构图。

在本实施方式中，心电图采集平台包括：采集芯片10、ARM核微处理器20、FPGA芯片30以及上位机40。

在本实施方式中所述ARM核微处理器20与所述采集芯片10、所述FPGA芯片30以及所述上位机40连接。

请参阅图2，图2所示为本发明一实施方式中心电图采集平台的工作流程图。

首先ARM核微处理器20启动，对系统进行初始化。

ARM核微处理器20初始化成功后发送控制命令至所述采集芯片10。

采集芯片10包括输入端、预处理电路以及模拟前端芯片，根据控制命令初始化所述模拟前端芯片，使所述模拟前端芯片按照预定的采样精度与采样频率工作，并获取心电原始数据，其中，其中，所述心电原始数据经由所述输入端输入，并经过所述预处理电路处理后进入所述模拟前端芯片进行模数转换。

在本实施方式中，所述预处理电路用于去除心电原始数据中的室颤信号以及抑制高频电刀干扰，并进行输入电压保护。

在本实施方式中，所述模拟前端芯片中包括模数转换器，所述模拟前端芯片通过模数转换器来实现对所述心电原始数据的模数转换。

在本实施方式中，所述模数转换器为24比特的高分辨率模数转换器。

在本实施方式中，所述输入端为八通道十二导联线，所述心电原始数据经所述导连与预设处理电路进入所述模拟前端芯片。

ARM核微处理器20从所述模拟前端芯片中获取模数转换后的心电图数据，并对所述心电图数据进行整合得到整合数据。

在本实施方式中，模数转换后的心电图数据的位数为：24比特状态位+24比特*8通道=216比特。

在本实施方式中，所述ARM核微处理器20将从所述模数转换器接收到的数据按通道进行识别和解析，并将解析后的数据分别加入正确的通道选择位和算法选择位，得到整合数据。

在本实施方式中，整合数据为每通道增加8比特的控制字节的心电图数据，位数为：（8比特+24比特）*8通道=256比特。

FPGA芯片30接收所述整合数据，并将所述整合数据处理为适位宽的整理数据，其中，所述ARM核微处理器还根据通道识别位进行数据分配，并发送所述分配后的整理数据。

在本实施方式中，所述模拟前端芯片内还集成可控增益放大器、右腿驱动电路、威尔逊终端以及SPI控制器，所述模拟前端芯片通过所述SPI控制器与所述ARM核微处理器进行数据交互，完成指令接收与数据发送。

在本实施方式中，所述ARM核微处理器20通过所述SPI控制器向所述模拟前端芯片发送控制指令，控制所述模式转换器的采样率、内部可控增益放大器的增益。

在本实施方式中，所述ARM核微处理器20为基于Cortex-M3核的微处理器。

在本实施方式中，所述整理数据为32比特（即32位），高8位为控制字节，低24位为所述模数转换后的心电图数据，其中，所述控制字节包含4位算法选择控制字以及4位通道选择控制字，所述4位算法选择控制字构成算法选择位，4位通道选择控制字构成通道选择位。

在本实施方式中，所述FPGA芯片30接收从所述SPI控制器传输过来的整合数据，并缓存，然后判别所述整合数据中的高8位控制字节的正确性，并根据算法选择位和通道位进行数据分配。

在本实施方式中，所述FPGA芯片30判别高8位控制字节表示无算法直接信号时，被缓存的整合数据将直接返回给所述ARM核微处理器20，所述ARM核微处理器20将其上传至所述上位机40，直接显示原始的采集心电图形。

在本实施方式中，所述FPGA芯片30判别高8位控制字节直接表示选择相应的算法时，则根据对应的通道选择位，将24比特的的实际采集数据分配给对应算法的对应通道，进行多通道的并行处理得到分配后的整理数据，并对所述分配后的整理数据进行缓存，等待SPI协议进行发送。

所述上位机40根据预定的数据传输协议分别将分配后的整理数据进行心电图显示。

请参阅图3，图3所示为所述FPGA芯片30的模块图。

在本实施方式中所述ARM核微处理器20与所述FPGA芯片30之间的通讯使用SPI（Serial Peripheral Interface，串行外设接口）协议的进行，包括4根信号线：串行数据输入（MISO——Master In Slave Out，从ARM核微处理器20输入）、串行数据输出（MOSI——Master Out Slave In，从FPGA芯片30输入）、串行时钟（SCLK——Serial Clock，ARM核微处理器20提供)、从设备选择/使能信号(SS——Slave Select)。

在本实施方式中，所述ARM核微处理器20为所述FPGA芯片30提供CH-SEL信号用以确定串行数据的通道数，WR和RD信号由所述ARM核微处理器20提供，表示所述ARM核微处理器20读写数据流的方向，Ready和BreakOut信号是所述FPGA芯片30向所述ARM核微处理器20传递数据所需的标志位，用以表示数据流的开始结束标识和出错标识。

在本实施方式中，所述FPGA芯片30包括SPI接口子模块302、输入缓存器304、输出缓存器306、算法子模块308、主控子模块310以及过程监控子模块312。

在本实施方式中，SPI接口子模块302用于进行数据的接收与发送，并将所述整合数据转换为适位宽的整理数据。

请结合图4，图4所示为本发明一实施方式中数据总线的结构图。

在本实施方式中，FPGA芯片30的内部总线定义为32位，其中，高8位为控制字节，低24位为数据内容。

在本实施方式中，高8位的控制字节中包括4位算法选择字和4位通道选择字。

输入缓存器304用于对所述SPI接口子模块302所述接收的数据进行缓存。

算法子模块308用于根据所述整理数据中的控制字节选择相应的算法进行运算，并将运算结构按顺序发送至输出缓存器306。

在本实施方式中，算法子模块306中可定义16种不同的算法，并运行每个算法同时进行最多16个通道选择和分配数据。这样FPGA芯片30实现了16*16个算法并行运算，方便不同的运算规模、阶数和不同通道的算法互不影响地计算。

在本实施方式中，算法子模块中包括输入逻辑判断和输出逻辑判断，用于进行输入/输出的高8位控制字节判定时的逻辑判断，并根据高8位控制字节进行分配和选择，将运算结构按顺序送往所述输出缓存器306。

输出缓存器306用于缓存所述主控子模块308所述输出的数据流。

主控子模块310用于控制所述SPI接口子模块302、所述输入缓存器304、所述输出缓存器306以及所述算法子模块308之间的数据流以及逻辑。

在本实施方式中，主控子模块310对数据的输入输出时间和字长拼合控制、输入缓存器304与输出缓存器306的标志位控制、判别数据位溢出等。

过程监控子模块312用于检测和监控所述FPGA芯片30工作过程中的异常状况，并将所述异常状况显示成预定状态。

在开发阶段需要一定的过程监控和测试点控制，以方便二次开发的调试和纠错，通过所述过程监控子模块312方便判断在开发过程中出现错误和进行调试。

在本发明其他实施方式中，过程监控子模块312的输出结构也可以作为最终产品的工作过程状态标识。

本发明实施方式中所提供的心电图采集平台通过ARM核微处理器20实现系统整体控制以及FPGA芯片30实现数字信号处理，加速了系统开发进程，且FPGA芯片30中的算法可以重复开发以及重构，降低了单一功能芯片的更新换代的成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种心电图采集平台，包括：

采集芯片，用于获取心电原始数据，所述采集芯片包括输入端、预处理电路以及模拟前端芯片，其中，所述心电原始数据经由所述输入端输入，并经过所述预处理电路处理后进入所述模拟前端芯片进行模数转换；

ARM核微处理器，用于从所述模拟前端芯片中获取模数转换后的心电图数据，并对所述心电图数据进行整合得到整合数据；

FPGA芯片，用于接收所述整合数据，并将所述整合数据处理为适位宽的整理数据，其中，所述ARM核微处理器还用于根据通道识别位进行数据分配，并发送所述分配后的整理数据；

上位机，用于根据预定的数据传输协议将分配后的整理数据分别进行心电图显示。

2.如权利要求1所述的心电图采集平台，其特征在于，所述模拟前端芯片内集成模数转换器，所述模拟前端芯片通过所述模数转换器来实现对所述心电原始数据的模数转换。

3.如权利要求2所述的心电图采集平台，其特征在于，所述模数转换器为24比特的高分辨率模数转换器。

4.如权利要求3所述的心电图采集平台，其特征在于，所述ARM核微处理器将从所述模数转换器接收到的数据按通道进行识别和解析，并将解析后的数据分别加入正确的通道选择位和算法选择位，得到所述整合数据。

5.如权利要求2所述的心电图采集平台，其特征在于，所述模拟前端芯片内还集成SPI控制器，所述模拟前端芯片通过所述SPI控制器与所述ARM核微处理器进行通信。

6.如权利要求5所述的心电图采集平台，其特征在于，所述ARM核微处理器通过所述SPI控制器向所述模拟前端芯片发送控制指令来初始化所述模拟前端芯片，并控制所述模数转换器的采样率、内部可控增益放大器的增益。

7.如权利要求4或6所述的心电图采集平台，其特征在于，所述ARM核微处理器为基于Cortex-M3核的微处理器。

8.如权利要求1所述的心电图采集平台，其特征在于，所述整理数据为32位，高8位为控制字节，低24位为所述模数转换后的心电图数据，其中，所述控制字节包含4位算法选择控制字以及4位通道选择控制字。

9.如权利要求8所述的心电图采集平台，其特征在于，所述FPGA芯片包括：

SPI接口子模块，用于进行数据的接收与发送，并将所述整合数据转换为适位宽的整理数据；

输入缓存器，用于缓存所述整理数据；

输出缓存器；

算法子模块，用于根据所述整理数据中的控制字节选择相应的算法进行运算，并将运算结构按顺序发送至所述输出缓存器；

主控子模块，用于控制所述SPI接口子模块、所述输入缓存器、所述输出缓存器以及所述算法子模块间的数据流以及逻辑；以及

过程监控模块，用于检测和监控所述FPGA芯片工作过程中的异常状况，并将所述异常状况显示成预定状态。

10.如权利要求9所述的心电图采集平台，其特征在于，所述算法子模块中可定义16种不同的算法，并运行每个算法同时进行最多16个通道选择和分配数据。