CN103336279B - 弹载sar成像实时信号处理系统 - Google Patents

Abstract

本发明公开一种弹载SAR成像实时信号处理系统，包括A/D采集模块、FPGA主控模块、DSP成像模块、DSP跟踪模块、上位机接口模块、伺服接口模块。A/D采集模块完成对雷达回波的模数转换；FPGA主控模块用来进行数据预处理，同时控制和协调其他模块工作；DSP成像模块用来接收预处理的数据并进行成像处理，将处理结果发送到FPGA主控模块；DSP跟踪模块用来接收预处理的数据并进行测角跟踪处理，将处理结果发送到FPGA主控模块；上位机模块用于实验室内部的系统调试；伺服接口模块用来向FPGA模块发送弹体状态信息，同时接收FPGA模块的控制命令，实现对弹体的控制。本发明具有体积小、功耗低、可靠性高、功能强的优点，尤其适合于高速飞行器制导等领域。

Description

弹载SAR成像实时信号处理系统

技术领域

本发明属于通信技术领域，更进一步涉及雷达数字信号处理技术领域中的一种基于单片FPGA+多片DSP芯片组成的弹载合成孔径雷达(Synthetic aperture radar SAR)成像实时信号处理系统。本发明可以接收雷达输出的中频回波信号，进行模数转换、数字下变频、实时成像、图像检测、目标识别、单脉冲测角跟踪的处理，同时实现对其他分机或者设备的控制，达到精确制导的目的。

背景技术

随着SAR成像技术的发展，机载和星载SAR技术已不断成熟和完善，正越来越广泛的被应用，弹载SAR也成为了当今研究的热点。弹载SAR非常适合复杂环境下的制导攻击任务，特别是在超声速弹道导弹导引头的应用方面，当导弹超声速飞行时，气流、摩擦热量以及外部恶劣的天气等会使得光学及红外导引头图像失真，严重影响对目标的识别和打击性能。

西安电子科技大学提出的专利申请“基于FPGA的调频连续波小型SAR成像系统”(专利申请号201210011013.X，公开号CN102590811A)公开了一种实时SAR成像系统。该系统包括雷达前端、采集预处理单元、信号处理单元、接收主机四部分。雷达前端发射调频连续波，接收目标反射的回波并将回波传送至采集预处理单元，采集预处理单元将雷达回波转换成数字信号并将数字信号传送至信号处理单元，信号处理单元将数字信号处理，得出成像数据，将成像数据传送至接收主机，接收主机将成像数据绘图并在显示器上显示实时图像。该专利申请仍然存在的不足是：首先，该系统使用两块信号处理板，集成了多片FPGA信号处理芯片，由此导致系统结构比较繁杂，体积较大。其次，该系统的两片信号处理板之间通过接插件连接，在传输数据时容易受到外界干扰，造成很高的误码率。再次，该系统实时性较低只能在无人机小型航天器等慢速平飞载体上工作，不能满足弹载的高实时性要求。再次，该系统只涉及到SAR成像，功能简单，不能进行目标检测、单脉冲测角跟踪的处理。最后，该系统采用的数模转换芯片，采样率低，不能对高频、大带宽的信号进行采样。

发明内容

本发明的目的在于克服上述已有技术的不足，提出一种弹载SAR成像实时信号处理系统。

实现本发明的具体思路是，通过以FPGA为主控平台，在四个DSP实现SAR成像处理，在一个DSP实现单脉冲测角跟踪处理。本发明先在远距离大范围对目标场景进行成像，进行粗匹配，确定所攻击目标大致范围，调整弹体飞向目标区域；然后在接近目标时，进行较高分辨的SAR成像处理，通过图像匹配与定位技术，确定弹体自身相对目标的位置信息；最后在锁定目标后，转入单脉冲跟踪模式，实现对目标的精确定位与跟踪打击。

本发明包括A/D采集模块、FPGA主控模块、DSP成像模块、DSP跟踪模块、上位机接口模块、伺服接口模块；所述的A/D采集模块与FPGA主控模块通过低压差分接口相连；所述的FPGA主控模块与DSP成像模块通过链路口相连，FPGA主控模块与DSP跟踪模块通过总线接口相连，FPGA主控模块与上位机接口模块通过以太网接口相连，FPGA主控模块与伺服接口模块通过串口相连。

所述的A/D采集模块，用于对雷达的模拟回波信号进行采样，将其转换成数字信号，再将采样后的数据送给FPGA主控模块。

所述的FPGA主控模块，用于进行数字下变频、傅里叶变换、脉冲压缩、逆傅里叶变换、模式选择、相位补偿、图像拼接的数据处理，同时控制和协调其他模块工作。

所述的DSP成像模块，用于进行多普勒中心估计、多普勒调频率估计、图像检测、目标识别的数据处理，完成成像处理。

所述的DSP跟踪模块，用于进行相参积累、信号检测、角度误差提取的数据处理，实现对目标的精确定位与跟踪。

所述的上位机接口模块，用于显示SAR图像和弹体的飞行状态，便于人机互动和参数设定。

所述的伺服接口模块，用于向FPGA模块发送弹体状态信息，同时接收FPGA模块的控制命令，实现对弹体的控制。

本发明与现有技术相比具有以下优点：

第一，针对弹载SAR成像实时信号处理系统对尺寸的严格要求，本发明以单片FPGA为核心进行控制和信号处理，克服了现有技术由于使用多片FPGA、多块板卡而造成的系统结构繁杂、体积较大的缺点，使得本发明结构简单，体积较小，满足弹载SAR成像系统对尺寸的要求。

第二，针对弹载SAR成像实时信号处理系统需要满足复杂的算法、庞大的运算量，本发明采用了单片FPGA和多片DSP的构架结构，充分利用了FPGA并行运算能力强和DSP浮点运算能力强的特点，使得本发明只包含一片信号处理板，克服了现有技术由于使用多块板卡而造成系统抗外界干扰能力低的缺点，提高了对外界的抗干扰能力。

第三，针对弹载SAR成像实时信号处理系统对实时性的极高要求，本发明的DSP成像模块分为A、B两组进行成像处理，A、B两组与FPGA主控模块之间采用乒乓操作的工作模式，缩短了成像时间，克服了现有技术由于实时性低，只能在无人机小型航天器这种慢速平飞载体上工作的缺点，提高了本发明的实时性，满足弹载SAR成像系统对高实时性的要求。

第四，针对弹载SAR成像实时信号处理系统复杂工作模式，本发明具有成像工作模式和单脉冲测角跟踪工作模式，克服了现有技术功能简单的缺点，提高了本发明的可靠性、灵活性。

第五，针对弹载SAR成像实时信号处理系统雷达回波的带宽大、信号频率高特性，本发明的最高采样率为5Gsps、全功率带宽为3.2GHz，克服了现有技术采样率低、带宽窄的缺点，提高了本发明的信号处理能力。

附图说明

图1为本发明的结构框图；

图2为本发明的A/D采集模块与FPGA主控模块之间的连接示意图；

图3为本发明的DSP成像模块与FPGA主控模块之间的连接示意图；

图4为本发明的DSP跟踪模块与FPGA主控模块之间的连接示意图；

图5为本发明的上位机接口模块与FPGA主控模块之间的连接示意图。

具体实施方式

下面结合附图对本发明做进一步的描述。

参考附图1，本发明包括A/D采集模块、FPGA主控模块、DSP成像模块、DSP跟踪模块、上位机接口模块、伺服接口模块。

本发明的实施例中，A/D采集模块采用一片模数转换EV10AQ190芯片，用来对雷达输出的差I、差Q、和I、和Q这四路中频回波进行采样。模数转换EV10AQ190芯片内部集成了四通道十位ADC转换核，每通道最高时钟为1.25GHz，可以通过SPI接口配置使芯片工作在四通道模式下，最后通过数据线和状态线将采样的数据发送至FPGA主控模块。

本发明的实施例中，FPGA主控模块采用一片现场可编程门列阵XC5VSX95T-FF1136芯片，FPGA主控模块根据伺服系统发送来的弹体信息，选择采用成像工作模式还是跟踪工作模式。如果选择成像工作模式，FPGA主控模块进行数字下变频、距离向FFT变换、匹配滤波、距离向IFFT变换、数据位截取的处理，并将处理后的数据发送给DSP成像模块，DSP成像模块将处理后的数据结果发送到FPGA主控模块，FPGA主控模块进行方位向FFT成像、相位补偿的处理，完成成像处理。如果选择跟踪工作模式，FPGA主控模块对接收的数据进行相参积累，并将处理后的数据发送给DSP跟踪模块，DSP跟踪模块将处理后的数据结果发送到FPGA主控模块，FPGA主控模块根据处理的结果来控制伺服系统，最终完成整个制导过程。

在本发明的实施例中，DSP成像模块采用四片数字信号处理器Tiger SHARCTS201芯片。每片DSP都通过链路口与FPGA主控模块相连，并且四片DSP两两之间通过链路口互联。四片DSP分为两组，DSP1与DSP2为A组，DSP3与DSP4为B组。A、B两组采用乒乓结构接收FPGA主控模块预处理的数据，进行多普勒中心估计、多普勒调频率估计、距离徙动校正的处理，并将处理后的数据通过乒乓结构发送给FPGA主控模块。

在本发明的实施例中，DSP跟踪模块采用一片数字信号处理器Tiger SHARCTS201芯片，通过数据总线、地址总线和控制线与FPGA主控模块相连。DSP跟踪模块接收FPGA主控模块预处理后的数据，进行角度计算、角闪烁抑制的处理，并把结果发送给FPGA主控模块。

本发明的实施例中，上位机接口模块采用一片以太网W5300芯片。以太网芯片内部集成了10/100M以太网控制器，支持MAC和TCP/IP协议。为了便于实验的验证，将处理的数据和工作状态传递给上位机，并在上位机上显示，同时上位机根据这些信息，发送指令给FPGA主控模块。

本发明的实施例中，伺服接口模块采用五片高速串行通信接口RS422芯片，将FPGA单端信号换成差分信号。通过伺服接口模块，FPGA主控模块接收伺服系统的弹体参数或者伺服系统接收FPGA主控模块的控制命令。

参考附图2，对A/D采集模块与FPGA主控模块之间的连接做详细描述。

A/D采集模块的模数转换EV10AQ190芯片，用来对雷达中频回波信号进行采集。该芯片内部集成了四通道十位模数转换核，可通过SPI接口配置为四通道、双通道、单通道的工作模式，四通道工作模式最高采样率为1.25Gsps，双通道工作模式最高采样率为2.5Gsps，单通道工作模式最高采样率为5Gsps。模数转换EV10AQ190芯片与现场可编程门列阵FPGA芯片之间的接口采用以下信号线：A[9:0]、B[9:0]、C[9:0]和D[9:0]为四通道的十位低压差分LVDS数据线，用来传输四路回波的采样数据；ADR、BDR、CDR和DDR为四通道的数据准备好状态线，用来指示四路采样已完成；AOR、BOR、COR和DOR为四通道的数据溢出状态线，用来指示四路的输入信号过大。EV10AQ190芯片的四通道数据线都为DDR数据输出模式。EV10AQ190芯片与现场可编程门列阵FPGA芯片之间采用SPI接口的五根单端控制线：SCLK为时钟，CSB为片选信号，RSTN为复位信号，MISO为输出信号，MOSI为输入信号。

参考附图3，对DSP成像模块与FPGA主控模块之间的连接做详细描述。

DSP成像模块的四片数字信号处理器Tiger SHARC TS201芯片，都与FPGA主控模块之间采用链路口进行相连，并且两两之间也通过链路口互联。链路口可以实现芯片间的数据高速交换，链路口的最高时钟频率为600MHz。链路口使用以下信号线：LxCLKOUT/LxCLKIN为低压差分形式的输出/输入时钟线，本发明采用333MHz；LxDATAO[3:0]/LxDATAI[3:0]为低压差分形式的数据输出/输入线，用来进行四字节位宽的数据传输；LxACKI/LxACKO为控制数据流的握手信号线；LxBCMPO/LxBCMPI为块传输完成指示信号线。在链路口传输过程中，第一个数据总是在链路口时钟的上升沿发送，最后一个数据总是在链路口时钟的下降沿发送。当链路口停止传输时，时钟LxCLKOUT为低。当检测到LxACKI为高电平时，指示接收器为空。当LxBCMPO信号在最后一个LxCLKOUT的下降沿由低变高，指示传输完成。

参考附图4，对DSP跟踪模块与FPGA主控模块之间的连接做详细描述。

DSP跟踪模块的一片数字信号处理器Tiger SHARC TS201芯片，与FPGA主控模块之间采用总线接口进行相连。Tiger SHARC TS201的外部总线支持慢速设备协议，SDRAM协议和流水协议，可以通过编程进行配置。本发明的总线接口采用慢速协议，总线时钟频率为50MHz，用来进行数据的传输。总线接口采用以下信号线：ADDR[31:0]为32位地址总线；DATA[63:0]为64位数据总线，本发明只使用低32位数据总线；RD为的读信号线，由DSP控制；MS1-0为外部存储器片选信号，低电平有效；WRH和WRL为写信号，低电平有效，由DSP控制，WRH表示数据总线上高32位有效，WRL表示低32位有效，本发明只使用了WHL信号；DMAR0为DMA发送请求信号，低电平有效；IRQ0为中断请求信号，低电平有效。

参考附图5，对上位机接口模块与FPGA主控模块之间的连接做详细描述。

本发明的实施例中，上位机接口模块采用一片以太网W5300芯片，该芯片内部集成了10/100M以太网控制器，支持MAC和TCP/IP协议。以太网芯片与FPGA主控模块采用总线接口相连。总线接口采用以下的信号线：NET_DATA[15:0]为16位数据总线；NET_ADDR[9:0]为10位地址总线；NET_WR为写控制线；NET_RD为读控制线；NET_CS为片选信号线；NET_BIT16EN为数据位宽选择信号线；NET_BRDYR为缓冲区准备就绪信号线。

本发明实施例的工作原理如下：

连接系统。用同轴电缆通过SMA接口将弹载雷达前端与A/D采集模块连接，用网线通过上位机接口与PC主机连接，用差分线将伺服接口与弹载伺服系统连接。

系统供电。先使用最初默认的工作模式，FPGA主控模块通过SPI接口配置A/D采集模块的工作模式，A/D采集模块通过外部的触发信号和时钟信号进行数据的采集，FPGA主控模块将采集到的数据进行预处理，实现数字下变频和距离脉压功能，将处理完的数据传输给DSP成像模块。此时DSP成像模块的DSP1与DSP2为A组，DSP3与DSP4为B组，A，B两组并行对接收的数据进行多普勒中心估计、多普勒调频率估计和距离徙动校正处理，将成像后的数据回传给FPGA主控模块，FPGA主控模块再将两组成像数据进行图像拼接、目标识别的处理。完成目标选择后进入单脉冲测角模式。在单冲测角过程中，弹载伺服系统每10ms会通过伺服接口将弹体信息发送给FPGA主控模块，FPGA主控模块将接收的角度信息和单脉冲回波传输给DSP测角模块，在DSP测角模块中完成测角处理，并将处理结果返回到伺服系统，调整伺服的工作状态。上位机模块用于实验室内部的系统调试，通过本发明与上位机之间的通信，可以观测本发明的工作状态。本发明将处理后的数据和伺服角度信息发送到上位机上，上位机根据接收的数据判断当前工作状态，然后发送指令给本系统，从而控制伺服系统的工作状态。

Claims (7)

1.一种弹载SAR成像实时信号处理系统，包括A/D采集模块、FPGA主控模块、上位机接口模块；所述的A/D采集模块，用于对雷达的模拟回波信号进行采样，将其转换成数字信号，将采样后的数据送给FPGA主控模块；其特征在于，弹载SAR成像实时信号处理系统还包括DSP成像模块、DSP跟踪模块、伺服接口模块；所述的A/D采集模块与FPGA主控模块通过低压差分接口相连；所述的FPGA主控模块与DSP成像模块通过链路口相连，FPGA主控模块与DSP跟踪模块通过总线接口相连，FPGA主控模块与上位机接口模块通过以太网接口相连，FPGA主控模块与伺服接口模块通过串口相连；其中：

所述的FPGA主控模块，用于进行数字下变频、傅里叶变换、脉冲压缩、逆傅里叶变换、模式选择、相位补偿、图像拼接的处理，同时控制和协调其他模块工作；

所述的DSP成像模块，用于进行多普勒中心估计、多普勒调频率估计、图像检测、目标识别的处理，完成成像处理；

所述的DSP跟踪模块，用于进行相参积累、信号检测、角度误差提取的处理，实现对目标的精确定位与跟踪；

所述的上位机接口模块，用于显示SAR图像和弹体的飞行状态，便于人机互动和参数设定；

所述的伺服接口模块，用于向FPGA模块发送弹体状态信息，同时接收FPGA模块的控制命令，实现对弹体的控制。

2.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述的FPGA主控模块采用一片现场可编程门列阵XC5VSX95T-FF1136芯片。

3.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述的A/D采集模块采用一片数模转换EV10AQ190芯片，通过40对数据线、4对准备线、4对溢出线与FPGA主控模块相连。

4.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述的DSP成像模块采用四片数字信号处理器Tiger SHARC TS201芯片，每片DSP芯片均通过链路口与FPGA主控模块相连，DSP芯片两两之间通过链路口相连。

5.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述DSP跟踪模块采用一片数字信号处理器Tiger SHARC TS201芯片，通过数据总线、地址总线、控制线与FPGA主控模块的相连。

6.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述的上位机接口模块采用一片以太网W5300芯片，通过总线接口与FPGA主控模相连。

7.根据权利要求1所述的弹载SAR成像实时信号处理系统，其特征在于，所述的伺服接口模块采用五片高速串行通信接口RS422芯片，RS422芯片通过差分信号线与弹体的伺服系统相连。