CN103236830B - 窄脉冲峰值保持装置 - Google Patents
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Abstract
本发明涉及窄脉冲峰值保持电路。一种窄脉冲峰值保持装置，其主要特点是包括有输入电路通过匹配网络R1和R2与峰值保持电路的输入端连接，峰值保持电路的输出端连接带有电平移动功能的缓冲器，缓冲器的输出端为峰值保持信号Vout；输入电路还通过电容C1与高速比较器U2的输入端连接；高速比较器的输出端连接控制逻辑电路，控制逻辑电路的输出端通过复位信号连接于峰值保持电路；高速比较器的另一输入端接可调阈值电压Vth。本发明的优点是该装置可以跟踪并保持前沿小于2.5ns、脉宽小于10ns、频率在100Hz－2MHz范围内的脉冲信号；输入脉冲范围0－5V；线性的测量范围从100mV－3V时，积分非线性小于0.8％；下垂速率小于1.3mV／us；电路工作稳定，抗干扰能力强。
Description
技术领域
本发明涉及窄脉冲峰值保持电路。
背景技术
随着探测器技术的不断发展，输出信号越来越快，如微通道板（microchannel plates），光电倍增管（photomultipliers），通道电子倍增器（channeltrons）、电子倍增器（electron multipliers）、金刚石探测器（diamond detectors）的输出信号前沿都为ns量级，对电子学测量提出了新的要求；在核物理实验中，能量测量是最基本的测量，往往是通过对随机信号幅度的测量来实现；对于随机窄脉冲，传统的测量方法是采用电荷积分，成形放大、峰值保持，再进入ADC分析处理，而采用高速窄脉冲峰值检测方法，可将窄脉冲信号的峰值直接保持，然后利用常规的A／D转换技术或多道分析器进行测量分析，从而降低了对后端采集系统的要求；这种新方法减少了中间环节，极大的简化了信号测量系统，提高了系统实时处理信号的能力，在较高事例率的实验条件下具有更大的优越性。
发明内容
本发明的目的在于避免现有技术的不足提供一种窄脉冲峰值保持装置，能有效跟踪并保持前沿小于2.5ns，脉宽小于10ns的脉冲信号的峰值，且具有大动态范围和良好的线性，从而为核物理、粒子物理研究及其它相关领域中的高速窄脉冲信号处理，提供简单可靠的方法与手段。
实现上述目的，本发明采取的技术方案为：一种窄脉冲峰值保持装置，其主要特点是包括有输入电路通过匹配网络R1和R2与峰值保持电路的输入端连接，峰值保持电路的输出端连接带有电平移动功能的缓冲器，缓冲器的输出端为峰值保持信号Vout；输入电路还通过电容C1与高速比较器U2的输入端连接；高速比较器的输出端连接控制逻辑电路，控制逻辑电路的输出端通过复位信号连接于峰值保持电路；高速比较器的另一输入端接可调阈值电压Vth。
所述的窄脉冲峰值保持装置，所述的峰值保持电路为匹配网络R1和R2与跨导运放U1的高阻输入端b极连接；跨导运放U1的低阻端e极连接一个由电容C和电阻R3串联而成的C-R电路；跨导运放U1的电流输出端c极连接高速肖特基二极管D1的阳极和D2的阴极；D2的阳极接地；D1的阴极分别连接峰保持电容Cd、控制峰保持电压泄放的DMOS模拟开关S1和带电平移动的缓冲器。
所述的窄脉冲峰值保持装置，所述的带电平移动的缓冲器包括有JFET管Q2为恒流源，Q2的栅极与负电源连接，源极通过电阻R4连接到负电源上；JFET管Q1的栅极与D1的阴极连接，漏极接正电源，源极通过高速肖特基二极管D3、D4电平移动后输出峰值保持信号Vout。
所述的窄脉冲峰值保持装置，所述的控制逻辑电路包括两个单稳态电路U3和U4；U3的输入端B与高速比较器U2输出端连接；U3的输入端A接地，U3的输出端Q与单稳态电路U4的输入端A连接，U4的输入端B接正电源，U4的输出端Q与DMOS模拟开关S1的控制端连接，用以控制输出峰值保持信号的泄放时间。
所述的窄脉冲峰值保持装置，还包括有电路基板为印刷电路板PCB的电路，或为三氧化二铝（Al2O3）陶瓷基板的厚膜电路。
本发明的有益效果在于：窄脉冲峰值保持装置，可以跟踪并保持前沿小于2.5ns、脉宽小于10ns、频率在100Hz－2MHz范围内的脉冲信号；输入脉冲范围0－5V；线性的测量范围从100mV－3V时，积分非线性小于0.8％；下垂速率小于1.3mV／us；电路工作稳定，抗干扰能力强。实现了宽动态范围、窄脉冲的峰值检测，具有良好的线性和精度。可将窄脉冲信号峰值直接保持，降低了对后端ADC的要求，极大的简化了信号测量系统。
附图说明
图1为本发明的电路原理方框图。
图2为本发明的电路图。
图3为本发明时序图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1：见图1，一种窄脉冲峰值保持装置，包括有输入电路通过匹配网络R1和R2与峰值保持电路的输入端连接，峰值保持电路的输出端连接带有电平移动功能的缓冲器，缓冲器的输出端为峰值保持信号Vout；输入电路还通过电容C1与高速比较器U2的输入端连接；高速比较器的输出端连接控制逻辑电路，控制逻辑电路的输出端通过复位信号连接于峰值保持电路；高速比较器的另一输入端接可调阈值电压Vth。
本发明输入信号Vin分为两路，一路通过匹配网络R1和R2与峰值保持电路输入端连接；另一路通过电容C1与高速比较器U2（型号：MAX9203）的输入端连接。
实施例2：见图2，一种窄脉冲峰值保持装置，所述的峰值保持电路为匹配网络R1和R2与跨导运放U1的高阻输入端b极连接；跨导运放U1的低阻端e极连接一个由电容C和电阻R3串联而成的C-R电路；跨导运放U1的电流输出端c极连接高速肖特基二极管D1的阳极和D2的阴极；D2的阳极接地；D1的阴极分别连接峰保持电容Cd、控制峰保持电压泄放的DMOS模拟开关S1和带电平移动的缓冲器。
峰值展宽电路由跨导运算放大器（OTA）、高速肖特基二极管、保持电容和DMOS模拟开关构成。OTA可以看作是一个理想的晶体管，有三个端子，分别是高阻端b极、低阻端e极和电流输出端c极。c极输出的电流和输入端b与e之间的电压差（Vbe）成比例，如果Vbe为正，电流向上流出c极，反之若Vbe为负，则电流向下流入c极。但是要注意的是，OTA镜像向上流出e极的电流信号和向下流入c极的电流信号，反之亦然。e端连接一个由电容C和电阻R3组成的C-R电路，当b极输入信号出现快速变化时，c－e电流将产生变化直到连接在e极的电容C通过电阻R3被完全充电为止，充电时间常数为τ（τ＝C*R3）。这个时间常数为τ的电流是输入信号的派生。OTA的c极连接高速肖特基二极管D1的阳极，D1作为整流器件，只对从c极向上流出或向下流入e极的电流是畅通的，此时由OTA产生的输出电流在保持电容Cd上积分。当OTA输出电流倒向，二极管D1被封锁，反向输出电流通过二极管D2泄放。此时电容Cd上保持的电压峰值，送入带电平移动的缓冲器。
实施例3：见图2，一种窄脉冲峰值保持装置，所述的带电平移动的缓冲器包括有JFET管Q2为恒流源，JFET管Q2的栅极与负电源连接，源极通过电阻R4连接到负电源上；JFET管Q1的栅极与D1的阴极连接，漏极接正电源，源极通过高速肖特基二极管D3、D4电平移动后输出峰值保持信号Vout。
实施例4：见图2，一种所述的窄脉冲峰值保持装置，所述的控制逻辑电路包括两个单稳态电路U3（型号：74LS123）和U4（型号：74LS123）；U3的输入端B与高速比较器U2的输出端连接；U3的输入端A接地，U3的输出端Q与单稳态电路U4的输入端A连接，U4的输入端B接正电源，U4的输出端Q与DMOS模拟开关S1的控制端连接，用以控制输出峰值保持信号的泄放时间。
见图3，峰值保持信号Vout的保持时间由泄放开关S1控制。输入信号Vin经电容C1进入高速比较器U2，与可调阈值电压Vth比较后输出脉冲信号VA，在VA的上升沿处，第一个单稳态电路U3输出脉宽为t1的脉冲信号，t1为输出峰值信号的保持时间。U3的输出信号VB进入第二个单稳态电路U4，在VB的下降沿处，U4输出脉宽为t2的脉冲VC，VC用来复位控制展宽信号泄放的DMOS模拟开关S1，t2为峰值展宽信号的泄放时间。
窄脉冲峰值保持电路的工作过程：输入窄脉冲信号Vin>0，当Vin在OTA的输入端（b极）快速上升时，c－e电流将产生变化，直到连接在e极的电容C通过电阻R3被完全充电为止，充电时间常数为C*R3，此时Vbe为正，电流从c极流出，流入e极，这两个电流是镜像的，二极管D1导通，从c极流出的电流在保持电容Cd上积分；当Vin开始下降时，Vbe为负，c极电流倒向，二极管D1截止，Vout信号保持在峰值处，直到控制泄放开关S1的复位信号VC为高电平时，峰值保持信号开始快速泄放。
测试结果：输入信号前沿为2.5ns、脉宽为10ns、频率为2KHz，输入幅度在100mV－3V时，输出信号的积分非线性小于0.6％；下垂速率小于1.3mV／us；峰值保持时间在500ns－50us范围内可调。
上述发明窄脉冲峰值保持器采用电路基板为印刷电路板PCB的电路，或采用电路基板为三氧化二铝（Al2O3）陶瓷基板的厚膜电路。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种窄脉冲峰值保持装置，其特征是包括有输入电路通过匹配网络R1和R2与峰值保持电路的输入端连接，峰值保持电路的输出端连接带有电平移动功能的缓冲器，缓冲器的输出端为峰值保持信号Vout；输入电路还通过电容C1与高速比较器U2的输入端连接；高速比较器的输出端连接控制逻辑电路，控制逻辑电路的输出端通过复位信号连接于峰值保持电路；高速比较器的另一输入端接可调阈值电压Vth；所述的峰值保持电路为匹配网络R1和R2与跨导运放U1的高阻输入端b极连接；跨导运放U1的低阻端e极连接一个由电容C和电阻R3串联而成的C-R电路；跨导运放U1的电流输出端c极连接高速肖特基二极管D1的阳极和D2的阴极；D2的阳极接地；D1的阴极分别连接峰保持电容Cd、控制峰保持电压泄放的DMOS模拟开关S1和带电平移动的缓冲器；所述的带电平移动的缓冲器包括有JFET管Q2为恒流源，Q2的栅极与负电源连接，源极通过电阻R4连接到负电源上；JFET管Q1的栅极与D1的阴极连接，漏极接正电源，源极通过高速肖特基二极管D3、 D4电平移动后输出峰值保持信号Vout；所述的控制逻辑电路包括两个单稳态电路U3和U4；U3的输入端B与高速比较器U2的输出端连接；U3的输入端A接地，U3的输出端Q与单稳态电路U4的输入端A连接，U4的输入端B接正电源，U4的输出端Q与 DMOS模拟开关S1的控制端连接，用以控制输出峰值保持信号的泄放时间。
2. 如权利要求1所述的窄脉冲峰值保持装置，其特征是还包括有电路基板为印刷电路板PCB的电路，或为三氧化二铝陶瓷基板的厚膜电路。
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