CN103207843B - 一种数据行宽度可动态配置的cache结构设计方法 - Google Patents

Abstract

本发明公开了一种数据行宽度可动态配置的cache结构设计方法，属于集成电路存储器层次结构设计领域。包括以下步骤：1)将一个大小为M字节的cache数据行均分为N个分块，分别标号为BB0，BB1，BB2……BBN-1,每个分块大小为K字节，则有M=N*K其中，M、K、N均为2的整数次幂，即有2^i=K,2^j=N,M=2^(i+j)，i，j为整数。2）增加cache数据行宽度选择位Select，共m位；3)根据程序对cache数据行宽度的需求，给出cache控制命令，通过改变选择位Select的大小动态的选择cache数据行的宽度，同时修改burst传输大小寄存器。

Description

一种数据行宽度可动态配置的cache结构设计方法

技术领域

本发明涉及一种数据行宽度可动态配置的cache结构设计方法，属于集成电路存储器层次结构设计技术领域。

背景技术

CPU性能每年以55%的速度增长，而存储器性能每年以7%的速度增长。CPU与存储器性能提升速度之间的巨大差距严重影响了计算机系统性能的提升速度。程序对存储空间的需求不断增大，且较快的存储器造价较高。

依据程序访问的局部性原理和内存技术的性价比所提出的存储器层次化结构解决了以上问题。上层存储器相对下层存储器具有较小的存储容量，更快的存取速度以及更高的每字节制造价格。这种组织结构利用最小的制造价格使系统读取达到与最快的一层存储器速度。

Cache位于处理器与主存之间,将处理器近期用到的数据以数据行的形式从主存调入cache内，减少了CPU与主存之间的数据通信次数，极大提高了系统运行速度。Cache与片外的数据交换通过burst方式传输，而不同程序应用对cache数据行的大小具有不同的要求。例如:

1)对于图像传输，往往每次要求传输的数据长度大,因此启动cache宽数据行的数据传输能够更有效的利用片外存储器传输效率和传输带宽；

2）对于指令数据传输，往往长度较短且在地址空间上并不连续，其需要的cache数据传输的数据宽度较短，这种情况下使用较长的数据传输会造成片外存储器数据传输效率和传输带宽的浪费。

因此对cache数据行宽度实施动态控制，根据不同应用程序控制给出cache数据行的burst传输长度，同时兼顾不同应用长须对cache数据传输长度的不同需求，提高cache与片外存储器数据传输效率，避免固定cache数据行宽度传输所带来的数据传输效率和传输带宽的浪费，提高系统存储性能。

发明内容

针对不同程序对cache数据行宽度要求不同,在处理器cache寻址类型为指令或者某些临时数据时,由于数据较短且地址不连续,较大的数据行在与片外存储进行数据传输时会造成传输时间浪费,无法实现系统性能最优化等问题，本发明提供一种数据行宽度可动态配置的cache结构设计方法。

本发明采用如下技术手段实现发明目的：

一种数据行宽度可动态配置的cache结构设计方法，其特征在于，包括以下步骤：

1)将一个大小为M字节的cache数据行均分为N个分块，分别标号为BB0，BB1，BB2……BBN-1,每个分块大小为K字节，则有

M=N*K

其中，M、K、N均为2的整数次幂，即有2^i=K,2^j=N,M=2^(i+j)，i，j为整数。

2）增加cache数据行宽度选择位Select，共m位；

3)根据程序对cache数据行宽度的需求，给出cache控制命令，通过改变选择位Select的大小动态的选择cache数据行的宽度，同时修改burst传输大小寄存器。

作为对本技术方案的进一步限定，所述步骤（3）包括如下步骤：

（1）判断程序对cache数据行宽度的需求，当处理器cache寻址内容为较长且存地址连续的数据类型发生缺失需与片外存储进行数据传输时，转步骤（2）；当处理器cache寻址类型为较短且为存储地址不连续的指令或临时数据缺失发生需与片外存储进行数据传输时,转步骤（3）；

（2）程序给出cache控制命令，通过改变Select位选择较大的cache数据行宽度，同时修改burst传输大小寄存器，以提高burst传输效率；

（3）程序给出cache控制命令,通过改变Select位选择较小的cache数据行宽度,同时修改burst传输大小寄存器内容，以减少无效传输时间。

与现有技术相比，本发明的优点和积极效果是：当处理器cache寻址内容为较长且存地址连续的数据类型发生缺失需与片外存储进行数据传输时，由程序给出cache控制命令，通过改变Select位选择较大的cache数据行宽度，同时修改burst传输大小寄存器，以提高burst传输效率；当处理器cache寻址类型为较短且存储地址不连续的指令或临时数据且缺失发生需与片外存储进行数据传输时,由程序给出cache控制命令,通过改变Select位选择较小的cache数据行宽度,同时修改burst传输大小寄存器内容，以减少无效传输时间。保留了较大的数据行及较小数据行在传输效率上的优势,使系统存储性能达到最优化。本发明通过增加cache数据行宽度选择位，可以根据控制命令动态选择cache数据行的宽度，解决了传统cache数据行宽度固定无法实现cache性能最优化等问题，为存储器层次结构设计提供新的解决方案。

附图说明

图1是本发明的设计结构图。

图2是本发明的控制结构图。

其中，1、Select，2、Tag，3、Index，4、Offset，5、BB，6、Select置为0，7、Select置为1，8、Select置为2^m，9、数据行宽度为K个字节，10、数据行宽度为2K个字节，11、数据行宽度为(2^m)K个字节。

具体实施方式

下面结合附图和优选实施例对本发明进一步说明。

参见图1和图2，一种数据行宽度可动态配置的cache结构设计方法，包括以下步骤：

1)将一个大小为M字节的cache数据行均分为N个分块，分别标号为

BB0，BB1，BB2……BBN-1,每个分块大小为K字节，则有

M=N*K

其中，M、K、N均为2的整数次幂，即有2^i=K,2^j=N,M=2^(i+j)，i，j为整数。

2）增加cache数据行宽度选择位Select，共m位；

3)根据程序对cache数据行宽度的需求，给出cache控制命令，通过改变选择位Select的大小动态的选择cache数据行的宽度，同时修改burst传输大小寄存器。

所述步骤（3）包括如下步骤：

（1）判断程序对cache数据行宽度的需求，当处理器cache寻址内容为较长且存地址连续的数据类型发生缺失需与片外存储进行数据传输时，转步骤（2）；当处理器cache寻址类型为较短且为存储地址不连续的指令或临时数据缺失发生需与片外存储进行数据传输时,转步骤（3）；

（2）程序给出cache控制命令，通过改变Select位选择较大的cache数据行宽度，同时修改burst传输大小寄存器，以提高burst传输效率；

（3）程序给出cache控制命令,通过改变Select位选择较小的cache数据行宽度,同时修改burst传输大小寄存器内容，以减少无效传输时间。

当然，上述说明并非对本发明的限制，本发明也不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也属于本发明的保护范围。

Claims (1)

1.一种数据行宽度可动态配置的cache结构设计方法，其特征在于，包括以下步骤：

1)将一个大小为M字节的cache数据行均分为N个分块，分别标号为BB0，BB1，BB2……BBN-1,每个分块大小为K字节，则有

M=N*K

其中，M、K、N均为2的整数次幂，即有2^i=K,2^j=N,M=2^(i+j)，i，j为整数；

2）增加cache数据行宽度选择位Select，共m位；

3)根据程序对cache数据行宽度的需求，给出cache控制命令，通过改变选择位Select的大小动态的选择cache数据行的宽度，同时修改burst传输大小寄存器；

所述步骤3）包括如下步骤：

（1）判断程序对cache数据行宽度的需求，当处理器cache寻址内容为较长且存储地址连续的数据类型发生缺失需与片外存储进行数据传输时，转步骤（2）；当处理器cache寻址类型为较短且为存储地址不连续的指令或临时数据缺失发生需与片外存储进行数据传输时,转步骤（3）；

（2）程序给出cache控制命令，通过改变Select位选择较大的cache数据行宽度，同时修改burst传输大小寄存器，以提高burst传输效率；

（3）程序给出cache控制命令,通过改变Select位选择较小的cache数据行宽度,同时修改burst传输大小寄存器内容，以减少无效传输时间。