CN103019779A - 一种fpga/dsp嵌入式系统的程序更新方法 - Google Patents

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Abstract

一种FPGA/DSP嵌入式系统的程序更新方法，基于一种FPGA专用的主动串行配置芯片EPCS，通过嵌入式软核处理器NIOS II和上位机建立通信，控制完成用户FPGA硬件配置数据和DSP应用程序数据的更新。相对于传统的FPGA/DSP+FLASH结构的嵌入式系统，本发明降低了FPGA/DSP嵌入式系统的板级PCB布线复杂度和系统体积的同时，满足了此类产品装配完成后JTAG接口不可见时，更新FPGA硬件配置数据和DSP应用程序数据的需求。

Description

一种FPGA/DSP嵌入式系统的程序更新方法
技术领域
本发明涉及一种FPGA/DSP架构的嵌入式系统的程序更新方法，属于FPGA/DSP架构的嵌入式系统的软硬件设计技术领域。
背景技术
FPGA/DSP架构的嵌入式系统作为一种典型的嵌入式系统，具有较强的逻辑控制能力和计算能力，在军事、医疗、工业等诸多场合下都有应用。通常，FPGA作为系统控制核心，控制外围数据的采集，处理以及实现各种通信协议，DSP为系统的计算核心，负责实现系统的核心算法，其通过EMIF和FPGA进行数据传递。
通常，FPGA的硬件配置数据和DSP的应用程序数据都可通过JTAG接口烧写到外部FLASH芯片中，但是，有些特定场合的产品在装配生产完毕后，JTAG接口对用户是不可见的，此时只能借助产品固有的通信接口来完成这两部分程序数据的更新。另外，一般的并行FLASH芯片，体积偏大，而且地址线和数据线占据较多的PCB布局布线资源，因此，这种FPGA/DSP+FLASH结构的嵌入式系统不太适合一些对体积要求比较严格的应用场合。
发明内容
本发明所解决的问题是：针对传统的FPGA/DSP+FLASH架构的嵌入式系统不足，提出一种FPGA/DSP+EPCS架构的嵌入式硬件平台，并给出FPGA硬件配置数据和DSP应用程序数据的更新方法。
本发明的技术解决方案是：
一种FPGA/DSP嵌入式系统的程序更新方法，所述FPGA/DSP嵌入式系统包括FPGA芯片、DSP芯片和EPCS芯片，
所述程序更新方法步骤如下：
(1)将所述FPGA芯片设置为主动配置模式，并使能远程配置功能；
(2)在FPGA芯片中实现NIOS II嵌入式软核处理器系统；
(3)所述FPGA/DSP嵌入式系统上电之后，FPGA芯片通过主动配置模式完成自身配置，所述NIOS II嵌入式软核处理器系统开始运行，等待接收上位机发送的程序更新指令；
(4)如果所述NIOS II嵌入式软核处理器系统没有收到程序更新指令，NIOS II嵌入式软核处理器系统完成正常系统启动；如果收到程序更新指令，则NIOS II嵌入式软核处理器系统与上位机建立通信，将更新的用户FPGA配置数据或者是DSP芯片应用程序数据写入EPCS芯片，即完成了FPGA/DSP嵌入式系统的程序更新。
所述NIOS II嵌入式软核处理器系统与上位机建立通信可以通过RS232接口、USB接口或者以太网接口进行。
所述步骤(4)中NIOS II嵌入式软核处理器系统完成正常系统启动通过如下步骤进行：
(2.1)设置DSP为从SPI启动模式，
(2.2)所述NIOS II嵌入式软核处理器系统通过S PI接口与DSP芯片建立通信；
(2.3)NIOS II嵌入式软核处理器系统读取EPCS芯片中原有的DSP应用程序数据并且写入DSP芯片的RAM中，之后控制DSP芯片启动；
(2.4)DSP芯片启动之后，NIOS II嵌入式软核处理器系统发起FPGA芯片重新配置命令，FPGA芯片通过EPCS芯片中原有的用户FPGA配置数据完成第二次配置，即NIOS II嵌入式软核处理器系统完成正常系统启动。
本发明与现有技术相比的有益效果是：
相对于传统FPGA/DSP+FLASH架构的嵌入式硬件平台，发明用FPGA专用串行配置芯片EPCS芯片代替并行FLASH芯片，串行配置芯片EPCS相比并行FLASH芯片，体积小，引脚数量少，降低了板级PCB布线时的复杂度和产品的体积。发明充分运用FPGA的重配置特性，通过嵌入式软核处理器NIOS II完成FPGA硬件配置数据和DSP应用程序数据的更新，解决了FPGA/DSP架构的嵌入式系统只能靠JTAG接口完成程序更新的局限性。
附图说明
图1为系统硬件结构框图
图2为EPCS中的程序地址分配图
图3为NIOS II程序流程图
图4为NIOS II与上位机的通信流程图
图5为本发明方法流程图
具体实施方式
下面结合附图对本发明的具体实施方式进行进一步的详细描述。
图1为本发明嵌入式系统的硬件结构。系统包括FPGA芯片、DSP芯片和EPCS芯片，本发明选用ALTERA公司的cycloneIII系列FPGA芯片，该系列FPGA支持远程配置技术。选用TI公司的C67XX系列DSP芯片。FPGA专用配置芯片选用EPCS16，用来存储FPGA硬件配置数据和DSP应用程序数据，其具有16Mbit的存储空间。FPGA外挂一片通讯接口芯片，可作为用户通信接口，也用来和上位机的通信，实现程序的更新。
如图5所示，本发明提供了一种FPGA/DSP嵌入式系统的程序更新方法，步骤如下：
(1)将所述FPGA芯片设置为主动配置模式，并使能远程配置功能；
(2)在FPGA芯片中实现NIOS II嵌入式软核处理器系统；
(3)所述FPGA/DSP嵌入式系统上电之后，FPGA芯片通过主动配置模式完成自身配置，所述NIOS II嵌入式软核处理器系统开始运行，等待接收上位机发送的程序更新指令；
(4)如果所述NIOS II嵌入式软核处理器系统没有收到程序更新指令，NIOS II嵌入式软核处理器系统完成正常系统启动；如果收到程序更新指令，则NIOS II嵌入式软核处理器系统与上位机建立通信，将更新的用户FPGA配置数据或者是DSP芯片应用程序数据写入EPCS芯片，即完成了FPGA/DSP嵌入式系统的程序更新。
NIOS II嵌入式软核处理器系统完成正常系统启动通过如下步骤进行：
(4.1)设置DSP为从SPI启动模式，
(4.2)所述NIOS II嵌入式软核处理器系统通过SPI接口与DSP芯片建立通信；
(4.3)NIOS II嵌入式软核处理器系统读取EPCS芯片中原有的DSP应用程序数据并且写入DSP芯片的RAM中，之后控制DSP芯片启动；
(4.4)DSP芯片启动之后，NIOS II嵌入式软核处理器系统发起FPGA芯片重新配置命令，FPGA芯片通过EPCS芯片中原有的用户FPGA配置数据完成第二次配置，即NIOS II嵌入式软核处理器系统完成正常系统启动。
NIOS II嵌入式软核处理器系统与上位机建立通信可以通过RS232接口、USB接口或者以太网接口进行。
基于Quartus II提供的SOPC builder构建NIOS II嵌入式软核处理器系统，如下表所示，
组件名称 描述
cpu_0 NIOS II Processor
jtag_uart_0 JTAG UART
onchip_ram On-chip Memory(RAM or ROM)
epcs_flash_controller EPCS Serial Flash Controller
remote_update_cyclone III Remote U pdate Controller(cyclone III)
uart UART(RS-232Serial Port)
spi SPI(3Wire Serial)
sysid System ID Peripheral
cpu_0为NIOS II处理器。jtag_uart_0为NIOS II的调试JTAG口。onchip_ram为48K的FPGA片上RAM，其为NIOS II的运行空间。epcs_flash_controller为EPCS控制器，用来访问EPCS16，NIOS II提供访问接口函数。remote_update_cycloneiii为CYCLONEIII系列FPGA的远程配置控制器，用来实现FPGA的远程重配置。uart实现NIOS II和上位机的通信，控制用户应用程序数据的更新过程。SPI实现NIOS II和DSP的通信。受制于FPGA片上RAM的大小，所以要对定制的NIOS II系统做一定程度的简化，以控制整个NIOS II程序数据及其运行空间的大小。
图2为EPCS16中各种程序的地址分配图，其中FPGA_BOOT为NIOSII系统的硬件配置数据，NIOS II_BOOT为NIOS II程序数据。这两部分数据可通过NIOS II自带的FLASH Programmer工具下载至EPCS16的基地址处。本发明所选用的NIOS II系统的硬件配置数据大小为200Kbyte左右，NIOS II程序数据也不会很大，所以预留384Kbyte的空间存储这两部分数据。0X060000-0X100000空闲不用。从0X100000起开始存放用户FPGA配置数据FPGA_APP，这部分数据大小也为200Kbyte左右，预留384Kbyte空间。从0x160000开始，最大有640Kbyte的空间，可用来存放DSP的用户应用程序。
图3为NIOS II程序流程图，系统上电后，通过主动串行配置模式(AS)，FPGA用FPGA_BOOT完成的自身的第一次配置。然后epcs_flash_controller中的一小段bootloader把NIOSII_BOOT从EPCS16中复制到NIOS II的运行空间onchip_ram中，完成NIOS II系统的加载启动。NIOS II程序开始运行后，首先循环等待上位机的升级(程序更新)指令，如果没有升级指令，NIOS II完成正常的系统启动过程。
如果NIOS II收到上位机的升级指令，其将完成用户应用程序的更新过程。NIOS II和上位机的通信过程如图4，上位机负责对DSP的应用程序文件(.out文件)和FPGA的硬件配置数据文件(.rbf文件)进行解析，生成对应的二进制文件(.bin文件)，并按照既定的数据包格式，通过RS232接口传递给NIOS II。NIOS II接收数据包，并进行校验，校验通过后写入EPCS16的程序对应地址处。通信过程中，上位机发给NIOS II三种数据包，格式依次为：
①程序识别包，共8个字节，格式如下：
<0xEB><0x90><程序标识><0x00><0x00><0x00><0x00><校验和>
其中，程序标识＝0x01时，表示更新DSP_APP数据；
程序标识＝0x02时，表示更新FPGA_APP数据；
校验和为它前面所有字节的累加和(取后8位，下同)。
②二进制文件(.bin文件)文件长度包，共8个字节，格式如下：
<0xEB><0x90><0x03><文件长度(4字节，低字节在前)><校验和>
③二进制文件(.bin文件)数据包，共1028个字节，格式如下：
<0xEB><0x90><0x04><文件数据共1024个字节><校验和>
本发明说明书中未作详细描述的内容属于本领域技术人员的公知技术。

Claims (3)

1.一种FPGA/DSP嵌入式系统的程序更新方法，其特征在于：所述FPGA/DSP嵌入式系统包括FPGA芯片、DSP芯片和EPCS芯片，
所述程序更新方法步骤如下：
(1)将所述FPGA芯片设置为主动串行配置模式，使能远程配置功能；
(2)在FPGA芯片中实现NIOS II嵌入式软核处理器系统；
(3)所述FPGA/DSP嵌入式系统上电之后，FPGA芯片通过主动串行配置模式完成自身配置，所述NIOS II嵌入式软核处理器系统开始运行，等待接收上位机发送的程序更新指令；
(4)如果所述NIOS II嵌入式软核处理器系统没有收到程序更新指令，NIOS II嵌入式软核处理器系统完成正常系统启动；如果收到程序更新指令，则NIOS II嵌入式软核处理器系统与上位机建立通信，将更新的用户FPGA配置数据或者是DSP应用程序数据写入EPCS芯片，即完成了FPGA/DSP嵌入式系统的程序更新。
2.根据权利要求1所述的一种FPGA/DSP嵌入式系统的程序更新方法，其特征在于：所述NIOS II嵌入式软核处理器系统与上位机建立通信可以通过RS232接口、USB接口或者以太网接口进行。
3.根据权利要求1所述的一种FPGA/DSP嵌入式系统的程序更新方法，其特征在于：所述步骤(4)中NIOS II嵌入式软核处理器系统完成正常系统启动通过如下步骤进行：
(2.1)设置DSP芯片为从SPI启动模式，
(2.2)所述NIOS II嵌入式软核处理器系统通过SPI接口与DSP芯片建立通信；
(2.3)NIOS II嵌入式软核处理器系统读取EPCS芯片中原有的DSP应用程序数据并且写入DSP芯片的RAM中，之后控制DSP芯片启动；
(2.4)DSP芯片启动之后，NIOS II嵌入式软核处理器系统发起FPGA芯片重新配置命令，FPGA芯片通过EPCS芯片中原有的用户FPGA配置数据完成第二次配置，即NIOS II嵌入式软核处理器系统完成正常系统启动。
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