CN102982849A

CN102982849A - 用于数据存储的ecc解码控制方法

Info

Publication number: CN102982849A
Application number: CN2012105172912A
Authority: CN
Inventors: 潘立阳; 麻昊志; 宋昌来
Original assignee: Tsinghua University
Current assignee: Xiamen Semiconductor Industry Technology Research and Development Co., Ltd.
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2013-03-20
Anticipated expiration: 2032-12-05
Also published as: CN102982849B

Abstract

本发明公开了一种用于数据存储的ECC解码控制方法。本发明为ECC编码方法重构出纠错能力不同的至少两个校验矩阵；相应地，每当读取编码数据时，本发明都依据存储时间来选择具有适当纠错能力的校验矩阵进行解码。如此一来，对于存储时间相对长的编码数据，利用纠错能力相对高的校验矩阵能够确保足够低的数据误码率；而对于存储时间较短的编码数据，利用纠错能力相对低的校验矩阵能够确保存储性能、并节省解码功耗与延时。从而，本发明不但能够解决由于存储时间引起的保持性下降的问题，且只要编码数据的存储时间具有一定的随机性，本发明还能够同时兼顾到存储性能、以及解码功耗与延时。

Description

用于数据存储的ECC解码控制方法

技术领域

本发明涉及数据存储技术，特别涉及一种用于数据存储的ECC（Error Correcting Code，错误检查和纠正）解码控制方法。

背景技术

在现有技术中，基于NAND FLASH（与非闪存）的SSD（Solid State Disk，固态硬盘）数据存储系统得益于高吞吐、低耗电、耐震、稳定性高、耐低温、发热量小、工作噪音低等众多优势，在企业高性能计算机、军事及产业、个人电脑、超低价个人电脑以及企业电脑等领域有着广阔的应用前景。

然而，随着NAND FLASH工艺尺寸的缩小以及MLC（Multi-Level Cell，多层单元）技术的运用，使得NAND FLASH出现严重的可靠性问题。具体说，NAND FLASH的可靠性问题体现在两个方面：

1、NAND FLASH的存储单元的可靠性退化，使得BER（Bit Error Rate，误码率）随着编程、擦写次数的增加而增加；

2、NAND FLASH的存储单元的保持性下降，使得BER随着存储时间的增加而迅速增加。

纠错码技术可以有效解决上述可靠性问题。在现有的纠错码技术中，LDPC码（LOW-Density Parity-Check code，低密度奇偶校验码）具有强大的纠错能力，现有技术通常利用LDPC码在数据写入时进行编码、在数据读取时进行解码，以期望降低BER。

对于编程、擦写次数增加引起的可靠性退化的问题，可以通过对于不同磨损程度的页（page）使用不同纠错性能的LDPC码予以解决。

但对于由于存储时间引起的保持性下降的问题，由于无法预知数据的读取时间、即数据的存储时间不可预知，因此，对于所有数据都需要使用最高纠错能力的LDPC码，然而，这就会严重影响NAND FLASH的性能、并导致极大的解码功耗和延时。

可见，现有技术中为了解决由于存储时间引起的保持性下降的问题，无法同时兼顾到NAND FLASH的性能、以及解码功耗与延时。

发明内容

有鉴于此，本发明提供了一种用于数据存储的ECC解码控制方法。

本发明提供的一种用于数据存储的ECC解码控制方法，该ECC解码控制方法为ECC编码方法构造出对应的至少两个校验矩阵，其中，同一种ECC编码方法对应的所有校验矩阵的纠错能力互不相同、但均满足ECC编码方法约束；当从存储介质中读取已存储的编码数据时，该ECC解码控制方法包括：

a1、依据所读取的编码数据在存储介质中的存储时间，估计该编码数据的可靠性；其中，编码数据在存储介质中的存储时间的长度越长，步骤a1所估计的该编码数据的可靠性越低；

a2、依据该编码数据的可靠性，从该编码数据所使用的编码方法对应的所有校验矩阵中，选择一个校验矩阵对该编码数据进行解码；其中，步骤a1所估计的可靠性越低，步骤a2选择的校验矩阵的纠错能力越高。

可选地，ECC为LDPC码。

可选地，LDPC码的一种编码方法对应一个初始设定的原始校验矩阵；

同一种编码方法对应的所有校验矩阵中的其中一个为该编码方法对应的原始校验矩阵、其余均为在该编码方法对应的原始校验矩阵中添加若干行而构成的重构校验矩阵，或者，同一种编码方法对应的所有的校验矩阵均为在该编码方法对应的原始校验矩阵中添加若干行而构成的重构校验矩阵；其中，所有重构校验矩阵的行数互不相同。

可选地，原始校验矩阵为行满秩矩阵，在原始校验矩阵中添加的行均为原始校验矩阵中的已有行的组合。

同一种编码方法对应的所有校验矩阵中的其中一个为该编码方法对应的原始校验矩阵、其余均为从该编码方法对应的原始校验矩阵中抽取的部分行构成的重构校验矩阵，或者，同一种编码方法对应的所有的校验矩阵均为从该编码方法对应的原始校验矩阵中抽取的部分行构成的重构校验矩阵；其中，所有重构校验矩阵的行数互不相同。

可选地，原始校验矩阵为非行满秩矩，每个重构校验矩阵的行秩与原始校验矩阵相同。

可选地，LDPC码为第一类或第二类EG LDPC、或为截短第一类或第二类EG-LDPC码。

同一种编码方法对应的所有校验矩阵中的其中一个为该编码方法对应的原始校验矩阵，其余的一部分为在该编码方法对应的原始校验矩阵中添加若干行而构成的重构校验矩阵、另一部分为从该编码方法对应的原始校验矩阵中抽取的部分行构成的重构校验矩阵，或者，同一种编码方法对应的所有的校验矩阵中的一部分为在该编码方法对应的原始校验矩阵中添加若干行而构成的重构校验矩阵、另一部分为从该编码方法对应的原始校验矩阵中抽取的部分行构成的重构校验矩阵；其中，所有重构校验矩阵的行数互不相同。

可选地，ECC编码方法包括至少两种，每一种ECC编码方法对应至少两个校验矩阵。

可选地，存储介质为NAND FLASH；从存储介质中读取已存储的编码数据时以页为单位，步骤a1以页为单位估计编码数据的可靠性、步骤a2以页为单位对编码数据进行解码；以及，对编码数据的读取、步骤a1和步骤a2均由基于NAND FLASH的SSD系统中的SSD控制器执行。

由此可见，本发明针对存储时间的不可预见性，为ECC编码方法预先构造出纠错能力不同的至少两个校验矩阵、以适应存储时间长度不同的编码数据，相应地，每当读取编码数据时，本发明都依据该编码数据的存储时间来选择具有适当纠错能力的校验矩阵进行解码。

如此一来，对于存储时间相对长的编码数据，利用纠错能力相对高的校验矩阵能够确保足够低的误码率；而对于存储时间较短的编码数据，利用纠错能力相对低的校验矩阵即可确保足够低的误码率，同时还能够确保存储性能、并节省解码功耗与延时。

从而，本发明不但能够解决由于存储时间引起的保持性下降的问题，而且，只要编码数据的存储时间具有一定的随机性，本发明还能够同时兼顾到存储性能、以及解码功耗与延时。

附图说明

图1为本发明实施例对校验矩阵的仿真结果示意图；

图2为本发明实施例中用于数据存储的ECC解码控制方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

针对存储时间的不可预见性，本实施例中用于数据存储的ECC解码控制方法首先为ECC编码方法构造出纠错能力不同、但均被ECC编码方法约束的至少两个校验矩阵，以适应编码数据有可能出现的不同长度的存储时间。

即，对于存储时间相对长的编码数据，可以选用纠错能力相对高的校验矩阵，并以此来确保足够低的BER；

而对于存储时间较短的编码数据，则用纠错能力相对低的校验矩阵即可满足足够低的BER，且同时还能够确保NAND FLASH的性能、并节省解码功耗与延时。

实际应用中，NAND FLASH中所存储的数据可以利用同一个ECC编码方法进行编码，此时，只需为一个ECC编码方法重构出对应的至少两个校验矩阵（优选为两个）；

当然，NAND FLASH中所存储的数据也可以分别利用不同的ECC编码方法进行编码，此时，每个ECC编码方法均需要重构出对应的至少两个校验矩阵（优选为两个），并且，每个ECC编码方法所对应的校验矩阵，仅适用于利用该ECC编码方法进行编码得到的编码数据。

在具体实现时，ECC可以选用LDPC码。但对于不同类型的LDCP码来说，构造校验矩阵的方式会有所不同。

对于第一类或第二类EG LDPC（Euclidean Geometry LDPC，欧氏几何LDPC）码，或者截短第一类或第二类EG LDPC码来说，会存在与其编码方法相对应的原始校验矩阵H。

其中，该原始校验矩阵H为一方阵、且该原始校验矩阵H为非行满秩矩阵，因此，从该原始校验矩阵H中连续或随机抽取出的若干行即可重构出行秩相同的重构校验矩阵。

由于满足行秩与原始校验矩阵H相同的重构校验矩阵可以有很多、而重构校验矩阵的行数却可以互不相同，因此，就构成了一系列的校验矩阵，并且，行数越多的校验矩阵的纠错能力越高，反之，行数越少的校验矩阵的纠错能力越低。

以（255，175）的第一类EG LDPC码为例，假设其从原始校验矩阵H1中抽取出的部分干行构成了重构校验矩阵H2（H2少于255行）。

参见表1并结合图1，在设定RBER（Residual BER，残余误码率）为0.034的前提下，分别在H2的行数为80、109、138、167、197、以及226时进行BER的仿真，并与255行的H1的BER仿真结果比对可知，行数越多的校验矩阵产生的BER越低，反之，行数越少的校验矩阵产生的BER越高。

从而可以确定，行数越多的校验矩阵的纠错能力越高，反之，行数越少的校验矩阵的纠错能力越低。

表1

当然，在一种编码算法对应的所有校验矩阵中，可以像上述仿真实例那样设置纠错能力最高的一个校验矩阵与原始校验矩阵相同，其余校验矩阵均为从原始校验矩阵中抽取的部分行构成的重构校验矩阵。但是，设置一种编码算法对应的所有校验矩阵均为重构校验矩阵也是可行的。

另外，由于原始校验矩阵H为方阵、且该H矩阵的第n（n为大于1的正整数）行是由该原始校验矩阵的第1行循环移位n次得到的，因此，当选用该原始校验矩阵H所对应的编码方法时，只需要利用该原始校验矩阵H的第1行循环移位相应的次数，即可简便地得到该原始校验矩阵H的相应行、并利用得到的相应行来构成重构校验矩阵。

此外，对于某些普通的LDPC码来说，也会存在与其编码方法相对应的原始校验矩阵H，但该原始校验矩阵H为行满秩矩阵、或行秩与行数相差不大，在这种情况下，就不宜通过从该原始校验矩阵H中抽取来获得重构校验矩阵，而是可以通过在原始校验矩阵H中加入特定行的方式来得到校验矩阵，并且，加入的行必须是原始校验矩阵H中的已有行的组合。如此获得的重构校验矩阵可以具有比原始校验矩阵H更多的行，所以具有比原始校验矩阵H更强的纠错性能。

当然，在一种编码算法对应的所有校验矩阵中，可以设置纠错能力最低的一个校验矩阵与原始校验矩阵相同，其余校验矩阵均为在原始校验矩阵中添加部分行构成的重构校验矩阵。但是，设置一种编码算法对应的所有校验矩阵均为在原始校验矩阵中添加部分行构成的重构校验矩阵也是可行的。

另需要补充说明的是，通过在原始校验矩阵H中添加行得到重构校验矩阵的方式，也并不是必须要求原始校验矩阵H为行满秩矩阵，而仅仅是在原始校验矩阵H为行满秩矩阵的情况下更易于实现。

由此还可以推知，对于能够通过从原始校验矩阵H中抽取行来得到重构校验矩阵的情况，还可以同时通过在原始校验矩阵H中添加行得到重构校验矩阵。此时，在一种编码算法对应的所有校验矩阵中，既可以包括从原始校验矩阵H中抽取的部分行构成的重构校验矩阵，又可以包括在原始校验矩阵H中添加部分行构成的重构校验矩阵，而且，还可以包括原始校验矩阵本身，但原始校验矩阵H既不是纠错能力最高的一个、也不是纠错能力最低的一个。

基于上述方式在解码端构成的纠错能力不同的校验矩阵，即可分别针对不同的信号质量进行有效解码。

因此，每当读取编码数据时，本实施例中用于数据存储的ECC解码控制方法就需要依据该编码数据的存储时间来选择具有适当纠错能力的校验矩阵进行解码。

请参见图2，当从NAND FLASH中读取已存储的编码数据时，该ECC解码控制方法包括：

步骤201，依据所读取的编码数据在NAND FLASH中的存储时间，估计该编码数据的可靠性；其中，编码数据在NAND FLASH中的存储时间的长度越长，本步骤所估计的该编码数据的可靠性越低。

实际应用中，如何获得编码数据的存储时间可以通过任一种现有方式来获得，例如，在写入编码数据时记录写入时间、在读取编码数据时依据读取时间与所记录的写入时间之间的差值来获得该编码数据的存储时间。

步骤202，依据该编码数据的可靠性，从该编码数据所使用的ECC编码方法对应的所有校验矩阵中，选择一个校验矩阵对该ECC编码数据进行解码；其中，步骤201所估计的可靠性越低，本步骤选择的校验矩阵的纠错能力越高。

至此，上述流程结束。

如上可见：

对于存储时间相对长的编码数据，本实施例中用于数据存储的ECC解码控制方法利用纠错能力相对高的校验矩阵进行解码，并以此来确保足够低的BER；

而对于存储时间较短的编码数据，本实施例中用于数据存储的ECC解码控制方法利用纠错能力相对低的校验矩阵即可确保足够低的BER，并且还能够同时确保NANDFLASH的性能、以及节省解码功耗与延时。

从而，本实施例中用于数据存储的ECC解码控制方法不但能够解决由于存储时间引起的保持性下降的问题，而且，只要编码数据的存储时间具有一定的随机性，该ECC解码控制方法还能够同时兼顾到NAND FLASH的性能、以及解码功耗与延时。

需要说明的是，本实施例仅仅是以NAND FLASH为例，此时，本实施例中用于数据存储的ECC解码控制方法可以由基于NAND FLASH的SSD系统中的SSD控制器执行，并且，该ECC解码控制方法从NAND FLASH中读取已存储的编码数据时、通过步骤201估计编码数据的可靠性时、以及通过步骤202对编码数据进行解码时，均可以页为单位来实现。

但实际应用中，本实施例中用于数据存储的ECC解码控制方法对于除NAND FLASH之外的其他存储介质同样适用，相应地，执行该ECC解码控制方法的主体也会相应调整，本文对此就不再一一列举。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种用于数据存储的ECC解码控制方法，其特征在于，该ECC解码控制方法为ECC编码方法构造出对应的至少两个校验矩阵，其中，同一种ECC编码方法对应的所有校验矩阵的纠错能力互不相同、但均满足ECC编码方法约束；当从存储介质中读取已存储的编码数据时，该ECC解码控制方法包括：

2.根据权利要求1所述的ECC解码控制方法，其特征在于，ECC为LDPC码。

3.根据权利要求2所述的ECC解码控制方法，其特征在于，LDPC码的一种编码方法对应一个初始设定的原始校验矩阵；

4.根据权利要求3所述的ECC解码控制方法，其特征在于，原始校验矩阵为行满秩矩阵，在原始校验矩阵中添加的行均为原始校验矩阵中的已有行的组合。

5.根据权利要求2所述的ECC解码控制方法，其特征在于，LDPC码的一种编码方法对应一个初始设定的原始校验矩阵；

6.根据权利要求5所述的ECC解码控制方法，其特征在于，原始校验矩阵为非行满秩矩，每个重构校验矩阵的行秩与原始校验矩阵相同。

7.根据权利要求6所述的ECC解码控制方法，其特征在于，LDPC码为第一类或第二类EG LDPC、或为截短第一类或第二类EG-LDPC码。

8.根据权利要求2所述的ECC解码控制方法，其特征在于，LDPC码的一种编码方法对应一个初始设定的原始校验矩阵；

9.根据权利要求1至8中任一项所述的ECC解码控制方法，其特征在于，ECC编码方法包括至少两种，每一种ECC编码方法对应至少两个校验矩阵。

10.根据权利要求1至8中任一项所述的ECC解码控制方法，其特征在于，存储介质为NAND FLASH；从存储介质中读取已存储的编码数据时以页为单位，步骤a1以页为单位估计编码数据的可靠性、步骤a2以页为单位对编码数据进行解码；以及，对编码数据的读取、步骤a1和步骤a2均由基于NAND FLASH的SSD系统中的SSD控制器执行。