CN102957493B - 内交织地址的处理方法、递推序列处理方法及其相关装置 - Google Patents

Abstract

本发明实施例公开了一种内交织地址的处理方法、其递推序列处理方法以及相关装置，该递推序列处理方法包括：将所述递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，计算所述递推序列的每段第一项的值，并将所述每段第一项的值进行存储；对所述递推序列的每段除了第一项以外的其他项按照所述自变量j的顺序进行如下处理：获取所述递推序列的每段当前项的前一项的值，并将所述前一项的值乘以系数v；将所述得到的乘积对p进行求模运算，得到所述当前项的值，将所述当前项的值进行存储；其中，在进行当前项的求模运算时，同时开始执行下一段对应项的乘法运算。

Description

内交织地址的处理方法、递推序列处理方法及其相关装置

技术领域

本发明涉及通信技术领域，更具体地说，涉及一种UMTS(UniversalMobileTelecommunicationsSystem，通用移动通讯系统)系统中的内交织地址的递推序列的处理方法、以及应用该递推序列处理方法的内交织地址处理方法。

背景技术

在UMTS协议中的内交织部分指出：在计算交织地址前需要先计算递推序列s(j)，该递推序列满足如下定义：s(j)＝(v*s(j-1))modp。其中，j的取值范围是[0，p-2]，p为[7，257]区间内的质数，v的取值范围为{2，3，5，6，7，19}。

现有技术中在计算上述递推序列s(j)时，首先进行初始化，使s(0)＝1，然后再前向递推分别计算s(1)、s(2)、……s(j-1)、s(j)。在利用FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)实现的过程中，计算s(j)中的乘积运算至少需要1拍，而对p求模的运算需要若干拍，假设计算一个s(j)需要n拍，当p取为257，并且j取到最大值255时，利用现有技术中的计算方法从初始化到算完s(255)需要n*255拍的时间，因此计算所有s(j)所消耗的延迟时间依赖计算单个s(j)的速度，当计算单个s(j)的速度过慢时，将会导致计算后续的s（i）不的延迟很长。

另外，由于计算交织地址需要利用上文计算出的s(j)，因此在计算s(j)的延迟较长时，也将造成交织地址的计算时间过长。

发明内容

有鉴于此，本发明实施例提供一种内交织地址的处理方法及其递推序列处理方法，能够减小递推序列计算的时延和内交织地址的计算的时延。

为实现上述目的，本发明实施例提供一种内交织地址的递推序列处理方法，其中，递推序列s(j)＝(v*s(j-1))modp，所述方法包括：

将递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，计算递推序列的每段第一项的值，并将每段第一项的值进行存储；

对所述递推序列的每段除了第一项以外的其他项按照所述自变量j的顺序进行如下处理：

获取递推序列的每段当前项的前一项的值，并将所述前一项的值乘以系数v；

将得到的乘积对p进行求模运算，得到当前项的值，将当前项的值进行存储；

其中，在进行当前项的求模运算时，同时开始执行下一段对应项的乘法运算。

另一方面，本发明实施例还提供一种内交织地址的递推序列处理装置，其中，递推序列s(j)＝(v*s(j-1))modp，将递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，所述装置包括：存储器、乘法运算模块和求模运算模块；

存储器用于存储预先计算的递推序列的每段第一项的值，还用于存储已经计算完成的其他项的值；

乘法运算模块和求模运算模块分别用于对所述递推序列的每段除了第一项以外的其他项按照所述自变量j的顺序进行如下处理：

乘法运算模块从存储器中获取每段当前项的前一项的值，并将其乘以系数v；

求模运算模块用于将所述乘法运算模块得到的乘积对p进行求模运算，从而得到当前项的值，然后将其发送至所述存储器存储；

其中，所述求模运算模块在对当前项进行求模运算的时候，所述乘法运算模块开始执行下一段对应项的乘法运算。

另一方面，本发明实施例还提供一种内交织地址的处理方法，包括：

按照上述的内交织地址的递推序列处理方法得到递推序列s(j)的各项的值；

根据所述得到的递推序列的各项的值计算交织地址。

再一方面，本发明实施例还提供一种基站，包括前述的内交织地址的递推序列处理装置。

本发明在计算递推序列的过程中，将整个递推序列分成几段，每段递推序列的值可以分时复用乘法运算模块和求模运算模块，不再像现有技术中的需要等待前一项完全计算完成后，再按顺序计算下一项的值。本发明提供的方法中只需要付出一定的存储空间预先存储递推序列的每段的第一项，在计算每段的其他更项时则可以实现分时复用各个运算模块，减少计算整个递推序列的值全部时间的和。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的内交织地址的递推序列的处理方法的示意图；

图2是实现本实施例提供的内交织地址的递推序列处理方法的一种具体电路示意图；

图3是本发明提供的内交织地址的递推序列的处理装置的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供一种内交织地址的递推序列的处理方法，其中，递推序列s(j)满足如下定义：s(j)＝(v*s(j-1))modp，j的取值范围是[0，p-2]。如图1所示，该方法包括如下步骤：

步骤S101：将递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，计算递推序列的每段第一项的值，并将该每段第一项的值进行存储；

对递推序列的每段除了第一项以外的其他项按照自变量的顺序进行如下处理：

步骤S102：获取递推序列的每段当前项的前一项的值，并将该前一项的值乘以系数v；

步骤S103：将步骤S102得到的乘积对p进行求模运算，得到当前项的值，然后将其存储。

其中，在利用步骤S103进行当前项的求模运算时，同时可以开始下一段的对应项的计算过程，即可以通过步骤S102执行下一段对应项的乘法运算。例如，当在利用步骤S103计算第一段第二项的求模运算时，可以同时通过步骤S102计算第二段第二项的乘法运算了。

由于将整个递推序列分成至少两段，每段递推序列的值可以分时复用进行乘法运算的模块和进行求模运算的模块，因此不再像现有技术中的需要等待前一项完全计算完成后，再按顺序计算下一项的值。本发明提供的方法中只需要付出一定的存储空间预先存储递推序列的每段的第一项，但在计算每段的其他更项时则可以实现分时复用各个运算模块，减少计算整个递推序列的值全部时间的和。

以下以一个具体的例子详细说明本发明中的内交织地址的递推序列处理方法的具体实现。

实施例一

图2示出了实现本实施例提供的内交织地址的递推序列处理方法的一种具体电路。在本实施例中，求模运算模块包括串联在一起的至少一个减法子模块、和与每个减法子模块相配合的判断子模块。每个减法子模块依次在满足特定条件时对接收到的数减去p-1的相应倍数，否则直接传递，这个特定条件是与减法子模块对应的判断子模块判断出传递到减法子模块的数大于该减法子模块要减去的p-1的倍数。

由递推序列的公式s(j)＝(v*s(j-1))modp可知，递推序列的每项的值应该小于等于p-1，在将v*s(j-1)对p求模的过程中可以通过减法实现，每次减去p-1的相应倍数，最终能够得到小于p的余数。

由于每个减法子模块在进行相应的减法运算时都要花费一定的时间，因此减法子模块的个数越多将导致计算单个递推序列的值的时间过长，因此选择一个最优化的减法子模块组合是非常重要的。发明人经过分析发现，以目前通常网络协议的规定，递推序列公式中的v的取值通常为{2，3，5，6，7，19}，并综合上文推导得到结论：每项的值应该小于或等于p-1，可以最终得出v*s(j-1))≤19*(p-1)，因此从乘法运算模块输出的数最大为19*(p-1)。

发明人经过多次实验总结出如图2中的减法子模块的优化组合方案，即按照传递顺序依次为减16倍的p-1的减法子模块、减8倍的p-1的减法子模块、减4倍的p-1的减法子模块、减2倍的p-1的减法子模块和减p-1的减法子模块。特别地，减16倍的p-1的减法子模块和减8倍的p-1的减法子模块可以合为一个减法子模块和选择器实现，与该减法子模块配合的判断子模块与一选择器连接，选择器在判断子模块判断出接收到的数大于16倍的p-1时，选择16*(p-1)作为减法子模块的减数，在判断子模块判断出接收到的数大于8倍的p-1但小于16倍的p-1时，选择8*(p-1)作为减法子模块的减数，在判断子模块判断出接收到的数小于8倍的p-1时，选择0作为减法子模块的减数。

经过实验验证发现，在乘法运算模块输出的数最大为19*(p-1)的情况下，通过图2中的减法子模块的最优组合总能实现从最后一个减法子模块输出的数小于或等于p-1，即得到对p求模的正确结果。经过对比，采用图2中的减法子模块的组合所使用的减法子模块的个数是最少的，能够最大限度地减小计算递推序列单个项所花费的总时间。

现在详细说明本实施例中如何实现递推序列每段对应相的值的计算过程分时复用乘法运算模块和求模运算模块中的各个减法子模块。

首先整个递推序列被分成至少两段，每段的第一项的值预先计算出来并存储到存储器中，而后依次将每段的第一项输入至乘法运算模块，以依次完成每段第一项与v相乘的运算。

经过乘法运算模块相乘运算的结果又依次经过第一个减法子模块的处理，以此类推，计算每一项的过程都依次利用了乘法运算模块和所有的减法子模块，而当前一段的第n项计算过程利用完一个模块后，后一段的第n项计算过程按顺序也利用该模块完成相应的计算，这样就使得计算每段的各项的过程分时复用了各个模块，减少了模块的闲置时间，使得从最后一个减法子模块处连续输出每段的第n项的值。

在第一段的第n项的计算结果从最后一个减法子模块输出后，其被存储至存储器中，而后继续被送入乘法运算模块，完成计算该段的第n+1项的第一步乘法操作。以此类推，最终从最后一个减法子模块连续输出每段的第n+1项的值。

经过合理的设计，可以使得最后一段的前一项的值从最后一个减法子模块输出后，从该最后一个减法子模块输出第一段的下一项的值，从而最大程度地减小各模块的闲置时间。例如，将递推序列s(j)的所有项划分成的段的个数等于计算递推序列的每一项的过程所花费的时钟个数时，可以实现上述目的，以下举例说明。假设计算递推序列的每一项s(j)需要4个时钟周期(一个时钟周期也可以称为一拍)，其中第一拍实现s(j)*v的计算，第二拍实现减8*(p-1)或减16*(p-1)或保持，第三拍前半部分实现减4*(p-1)或保持，第三拍后半部分实现减2*(p-1)或保持，第四拍实现减(p-1)或保持，其中后三拍共同实现了对p求模的运算。这样可以将整个递推序列分成4段。前文已经描述，递推序列S(j)中的自变量为从0到p-2的整数，因此整个递推序列共p-1项。优选地将每段的项数划分成尽量相等。由于p必为质数，因此p-1必为偶数，所以在将p-1项分成4段时，为了保证项数尽量相等，必然有两段的项数相等，而后两段的项数相等。以p为11为例，其中两段的项数为3，另外两段的项数为2，不妨另前两段各包含3项，后两端各包含2项。这样每段的第一项的值分别为s(0)、s(3)、s(6)和s(8)。前四拍分别将s(0)、s(3)、s(6)和s(8)送入到运算电路中，第5拍的时候已经得到了第一段的第二项s(1)，计算得到的s(1)可以继续被送入到运算电路进行对s(2)的计算过程，第6拍的时候已经得到第二段的第二项s(4)，可以送入回运算电路进行对s(5)的运算，以此类推逐个输出各项的值。以现有的协议规定为例，p为从7到257所有质数，此时需要消耗52*9*(n-1)bit的存储空间用来存储每段的第一项的值，其中上式的“52”是考虑到总共有52种的p值，9是因为s(j)最大为p-1，而p-1最大为256，256需要占据9bit的存储空间，n表示分段的个数，图2中特别的以n为4来表示，因此需要52*27bit的存储空间用来存储每段的第一项的值。

从整体上看，通过上述方案实现了一种类似于流水线式的计算递推序列各个项的过程，节约了完成整个递推序列的计算时间。

本发明实施例还相应提供一种内交织地址的递推序列的处理装置，如图3所示，该装置包括存储器301、乘法运算模块302和求模运算模块303。其中，递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段。

存储器301用于存储预先计算的递推序列的每段第一项的值，还用于存储已经计算完成的其他各项的值。

乘法运算模块302和求模运算模块303分别用于对递推序列的每段除了第一项以外的其他项按照自变量j的顺序进行如下处理。

上述乘法运算模块302用于从存储器301中依次获取递推序列获取每段当前项的前一项的值，并将其乘以系数v。

求模运算模块303将乘法运算模块302得到的乘积对p进行求模运算，从而得到当前项的值，然后将其发送至存储器进行存储。

乘法运算模块302和求模运算模块303计算递推序列每段对应项的值的过程分时复用乘法运算模块302和求模运算模块303，即求模运算模块303在对当前项进行求模运算的时候，乘法运算模块302开始执行下一段对应项的乘法运算。

求模运算模块303所实现的求模运算可以通过若干步加法实现。具体地，求模运算模块包括串联在一起的至少一个减法子模块、和与每个减法子模块相配合的判断子模块。每个减法子模块用于在与其配合的判读子模块判断出单前接收到的数大于n-1的相应倍数时，将接收到的数减去该n-1的相应倍数，否则则对接收到的数保持，不做任何处理，直接向下传递。

优选地，递推序列s(j)的所有项划分成的每段的项数尽量相等。

此外，本发明实施例还相应提供一种交织地址的处理方法，包括：

步骤A：按照上述各个实施例中提供的递推序列s(j)的处理方法得到该递推序列各项的值；

步骤B：根据得到的递推序列各项的值计算交织地址。

在实际中，计算交织地址必然要用到递推序列s(j)，由于采用本发明提供的方法能够减小计算递推序列s(j)的过程所花费的时间总和，因此从整体上看，也就节省了得到交织地址所花费的时间。

此外，优选地，在根据得到的递推序列计算交织地址的步骤也可以进一步地提高计算的效率，例如，将交织地址组成的矩阵按照行分成两部分，从而将交织地址分成两部分，由两个交织地址运算电阻根据分别计算交织地址的两部分，从而实现了并行的处理，进一步减小获得交织地址所花费的时间。

另外，本发明实施例还提供一种内交织地址的处理装置，该装置包括上述实施例中的内交织地址的递推序列的处理装置，还包括交织地址计算模块，该交织地址计算模块用于根据由内交织地址的递推序列的处理装置得到的递推序列的各项的值，计算交织地址。

此外，本发明实施例还提供一种基站，该基站包括上述的内交织地址的递推序列的处理装置。

本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一计算机可读存储介质中，例如只读存储器(简称ROM)、随机存取存储器(简称RAM)、磁盘、光盘等。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种内交织地址的递推序列处理方法，其中，递推序列s(j)＝(v*s(j-1))modp，其中j的取值范围是[0，p-2]，p为[7，257]区间内的质数，v的取值范围为{2，3，5，6，7，19}，其特征在于，所述方法包括：

将所述递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，计算所述递推序列的每段第一项的值，并将所述每段第一项的值进行存储；

对所述递推序列的每段除了第一项以外的其他项按照所述自变量j的顺序进行如下处理：

获取所述递推序列的每段当前项的前一项的值，并将所述前一项的值乘以系数v；

将得到的乘积对p进行求模运算，得到所述当前项的值，将所述当前项的值进行存储；

其中，在进行当前项的求模运算时，同时开始执行下一段对应项的乘法运算；

其中，所述对得到的乘积对p进行求模运算包括：将所述得到的乘积依次减去p的相应倍数；

所述将递推序列s(j)的所有项划分成的段的个数等于计算递推序列的每一项的过程所花费的时钟个数；

所述递推序列s(j)的所有项划分成的每段的项数尽量相等。

2.一种内交织地址的递推序列处理装置，其中，递推序列s(j)＝(v*s(j-1))modp，其中j的取值范围是[0，p-2]，p为[7，257]区间内的质数，v的取值范围为{2，3，5，6，7，19}，其特征在于，将递推序列s(j)中的所有项按照自变量j的顺序划分成用于分别计算的至少两段，所述装置包括：存储器、乘法运算模块和求模运算模块；

所述存储器用于存储预先计算的递推序列的每段第一项的值，还用于存储已经计算完成的其他项的值；

所述乘法运算模块和求模运算模块分别用于对所述递推序列的每段除了第一项以外的其他项按照所述自变量j的顺序进行如下处理：

所述乘法运算模块从存储器中获取每段当前项的前一项的值，并将其乘以系数v；

所述求模运算模块用于将所述乘法运算模块得到的乘积对p进行求模运算，从而得到当前项的值，然后将其发送至所述存储器存储；

其中，所述求模运算模块在对当前项进行求模运算的时候，所述乘法运算模块开始执行下一段对应项的乘法运算；

其中，所述求模运算模块包括串联在一起的至少一个减法子模块、和与每个减法子模块相配合的判断子模块；

每个减法子模块用于在与其配合的判断子模块判断出当前接收到的数大于p-1的相应倍数时，将接收到的数减去该p的相应倍数，否则不做任何处理直接向下传递；

所述递推序列s(j)的所有项划分成的每段的项数尽量相等。

3.一种内交织地址的处理方法，其特征在于，包括：

按照如权利要求1所述的内交织地址的递推序列处理方法得到递推序列s(j)的各项的值；

根据所述得到的递推序列的各项的值计算交织地址。

4.根据权利要求3所述的处理方法，其特征在于，所述根据得到的递推序列的各项的值计算交织地址包括：

两个交织地址运算电路根据所述得到的递推序列的各项的值分别计算交织地址的两部分，所述交织地址的两部分是按照行将交织地址矩阵分成两部分得到的。

5.一种基站，包括如权利要求2所述的装置。