CN102855195B - 第二代低功耗双倍速率存储控制器及访问命令处理方法 - Google Patents

Abstract

本申请公开了一种LPDDR2存储控制器和访问命令处理方法。一种LPDDR2存储控制器包括：访问确定模块、判断模块和排序模块。排序模块在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。

Description

第二代低功耗双倍速率存储控制器及访问命令处理方法

技术领域

本申请涉及网络数据存储技术领域，特别是涉及第二代低功耗双倍速率存储控制器及访问命令处理方法。

背景技术

LPDDR2(Low Power Double Data Rate 2，第二代低功耗双倍速率)存储控制器是最新一代移动设备的内存控制器，普遍应用于最新的通讯领域基带SOC(System on Chip，片上系统)芯片当中。

LPDDR2存储控制器用于从AXI(Advanced Extensible Intergace，高级可扩展接口)总线接收数据和将LPDDR2存储器中的数据发送至AXI总线。其具体步骤为：

步骤一：控制器接收并解析访问命令，获取访问地址，确定当前访问的块bank和行row；

步骤二：判断当前访问的块bank和行row与上一次访问的块bank和行row是否相同，如果当前访问的块bank与上一次访问的块bank不同或者和当前访问的行row与上一次访问的行row不同，执行步骤三，如果当前访问的块bank和行row与上一次访问的块bank和行row相同，执行步骤五；其中：块bank为LPDDR2中大分块数据存储单元，行row为LPDDR2中小分块数据存储单元。

步骤三：使用LPDDR2的预充电命令precharge关闭上一次访问的块bank；

步骤四：使用LPDDR2的激活命令Active打开当前访问的块bank和行row，执行步骤五；

步骤五：进行数据的读或者写。

LPDDR2存储控制器通过执行上述步骤可以实现数据的通信，然而，上述LPDDR2存储控制器执行步骤可以看出：当前访问的块bank与上一次访问的块bank不同或者和当前访问的行row与上一次访问的行row不同时，则需要执行预充电命令precharge关闭上一次访问的块bank，再执行激活命令Active打开当前访问的块bank和行row，才可进行数据的读或者写。这种反复执行预充电命令precharge关闭块bank，激活命令Active打开块bank和行row，消耗了不必要的时间，降低了LPDDR2存储控制器的访问效率。

发明内容

有鉴于此，本申请实施例公开一种LPDDR2存储控制器及访问命令处理方法，以减少LPDDR2存储控制器反复执行预充电命令precharge关闭块bank，激活命令Active打开块bank和行row的次数，降低时间消耗，提高访问效率。技术方案如下：

基于本申请的一方面，公开了一种第二代低功耗双倍速率LPDDR2存储控制器，包括：

访问确定模块，用于从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断模块，用于判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

排序模块，用于在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移；否则，将当前选择的访问命令排在已排序的所有访问命令之后。

优选地，还包括：

计数器，用于记录访问命令的阻塞时间；

阻塞时间判定模块，用于判断访问命令对应的阻塞时间是否达到预设阈值；

置顶模块，用于在阻塞时间判定模块判断访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移。

优选地，还包括：

写数据缓存模块，用于存储从总线接收的数据；

访问命令输出控制模块，用于按照所述排序模块对访问命令的排列顺序依次从访问确定模块中读取访问命令，发送给LPDDR2主状态机执行；

写数据输出控制模块，用于在访问命令输出控制模块读取的是写命令时，将写数据缓存模块存储的与写命令对应的数据读出并发送至LPDDR2主状态机；

读数据输出控制模块，用于在访问命令输出控制模块读取的是读命令时，将LPDDR2主状态机执行该读命令所返回的数据发送至总线。

优选地，所述写数据输出控制模块包括：

写数据存储位置分配单元，用于为各写命令在所述写数据缓存模块中分配存储区，所述存储区用于缓存与所述写命令对应的数据；

位置保存单元，用于保存所述各写命令对应的存储区位置；

数据输出单元，用于在访问命令输出控制模块读取的是写命令时，获取写命令对应的存储区位置，依据存储区位置获取所述写命令对应的数据并发送至LPDDR2主状态机。

优选地，LPDDR2存储控制器内置有用来标识从总线接收的读命令对应的读命令顺序编号的读命令顺序计数器，所述读命令顺序编号表明从总线接收的读命令的实际顺序。

优选地，所述读数据输出控制模块包括：

编号保存单元，用于保存各读命令对应的读命令顺序编号；

读数据缓存单元，用于接收LPDDR2主状态机执行所述访问命令输出控制模块读取的读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号；

读数据输出单元，用于依据从总线接收读命令的顺序获取编号保存单元中保存的读命令顺序编号，当所述读数据缓存单元中缓存有所述读数据输出单元获取到的读命令顺序编号时，将该读命令顺序编号对应的返回数据发送至总线，以及当读数据缓存单元中未缓存有读数据输出单元获取到的读命令顺序编号时，等待读数据缓存单元接收到并缓存该读命令顺序编号对应的返回数据后发送返回数据至总线。

优选地，所述访问确定模块包括：

读命令缓存器；

写命令缓存器；

命令访问阈值寄存器，用于设置连续选择读命令的最大选择次数以及连续选择写命名的最大选择次数；

命令选择次数计数器，用于对连续选择读命令的次数进行计数以及连续选择写命令的次数进行计数；

命令选择单元，用于在所述读命令缓冲器非空和/或连续选择读命令的次数未达到最大选择次数时从所述读命令缓冲器中选择命令，以及在所述写命令缓冲器非空和/或连续选择写命令的次数未达到最大选择次数时从所述写命令缓冲器中选择命令；

命令选择切换单元，用于在连续选择读命令的次数达到最大选择次数和/或读命令缓冲器为空时控制所述命令选择单元从所述写命令缓冲器中选择命令，以及在在连续选择写命令的次数达到最大选择次数和/或写命令缓冲器为空时控制所述命令选择单元从所述读命令缓冲器中选择命令。

基于本申请的另一方面，还公开了一种访问命令处理方法，包括：

从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移。

优选地，还包括：

在当前选择的访问命令访问的块bank与已排序的所有访问命令访问的块bank不同和/或当前选择的访问命令访问的行row与已排序的所有访问命令访问的行row不同时，将当前选择的访问命令排在已排序的所有访问命令之后。

优选地，在确定当前选择的访问命令访问的块bank和行row之后，判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及所选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同之前还包括：

判断缓存的所有访问命令对应的阻塞时间是否达到预设阈值；

当任意一个访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移；

当所有访问命令对应的阻塞时间均未达到预设阈值时，执行判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及所选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同。

优选地，保存各读命令对应的读命令顺序编号；

所述方法还包括：

读取已排序的读命令，发送所述读命令给LPDDR2主状态机执行；

接收LPDDR2主状态机执行读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号；

依据从总线接收读命令的顺序，获取所保存的读命令顺序编号，当缓存的读命令顺序编号与获取到的读命令顺序编号匹配时，将该读命令顺序编号对应的返回数据发送至总线；

当缓存的读命令顺序编号与获取到的读命令顺序编号不匹配时，返回执行读取已排序的读命令，发送所述读命令给LPDDR2主状态机执行。

应用上述技术方案，解析当前所选择的访问命令，确定当前选择的访问命令访问的块bank和行row，如果当前选择的访问命令访问的块bank和行row与已排序的访问命令访问的块bank和行row，则将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例公开的LPDDR2存储控制器的一种结构示意图；

图2为缓存器中命令排列的一种示意图；

图3为缓存器中命令排列的另一种示意图；

图4为缓存器中命令排列的再一种示意图；

图5为访问命令的格式的一种示意图；

图6为本申请实施例公开的LPDDR2存储控制器中访问确定模块的结构示意图；

图7为本申请实施例公开的LPDDR2存储控制器的另一种结构示意图；

图8为缓存器中命令排列的再一种示意图；

图9为访问命令的格式的另一种示意图；

图10为本申请实施例公开的LPDDR2存储控制器的再一种结构示意图；

图11为本申请实施例公开的LPDDR2存储控制器中写数据输出控制模块的结构示意图；

图12为本申请实施例公开的LPDDR2存储控制器中读数据输出控制模块的结构示意图；

图13为本申请实施例公开的访问命令处理方法的一种流程图；

图14为本申请实施例公开的访问命令处理方法的另一种流程图；

图15为本申请实施例公开的访问命令处理方法中读取数据的流程图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。本申请实施例公开的LPDDR2控制器和访问命令处理方法适用于从各种总线接收访问命令处理，下面各实施例将以AXI总线为例，对本申请实施例公开的LPDDR2控制器和访问命令处理方法进行说明。

一个实施例

发明人经过研究发现，现有LPDDR2存储控制器在访问块bank和行row时，当前访问的块bank与上一次访问的块bank不同或者和当前访问的行row与上一次访问的行row不同时，则需要执行预充电命令precharge关闭上一次访问的块bank，再执行激活命令Active打开当前访问的块bank和行row，才可进行数据的读或者写。这种反复关闭块bank，打开块bank和行row，消耗了不必要的时间，降低了LPDDR2存储控制器的访问效率。

为了解决上述问题，本申请公开一种LPDDR2存储控制器，将访问相同块bank和行row的多个访问命令排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。结构示意图如图1所示，包括：访问确定模块11、判断模块12和排序模块13。其中：

访问确定模块11，用于从AXI总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row。

LPDDR2存储控制器接收到的访问命令包括写命令和读命令，其中：写命令和读命令都是AXI总线上的模块发送给AXI总线的，由AXI总线传输给LPDDR2存储控制器，进而由LPDDR2存储控制器发送给LPDDR2主状态机执行。LPDDR2主状态机执行写命令将AXI总线上的数据写入LPDDR2存储器对应的地址，LPDDR2主状态机执行读命令为从LPDDR2存储器对应的地址获取数据，进一步发送至AXI总线。

上述访问确定模块11可以使用两个缓存器分别缓存读命令和写命令，也可以使用一个缓冲器来缓存读命令和写命令。本申请优选使用两个缓冲器来分别缓存读命令和写命令，访问确定模块11包括读命令缓存器111和写命令缓存器112，其中读命令缓存器111用于缓存读命令，写命令缓存器112用于缓存写命令。缓存器深度设定为8，即可以缓存的访问命令的个数为8。

上述读命令或者写命令指定要访问的块bank和行row，可以通过解析访问命令，获知访问地址，则可以确定当前选择的访问命令访问的块bank和行row。

判断模块12，用于判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同。

已排序的访问命令为已经被排序的所有访问命令访问。如：访问确定模块11接收到读命令，则已排序的访问命令为已排序的所有访问命令。

由于当前选择访问命令可以与已排序的所有命令进行对比，相对于只能与上一次缓存的命令进行对比，可以更有效地节省时间，提高访问效率。

排列模块13，用于在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移。其中：该访问命令为与当前选择的访问命令访问相同块bank和行row的已排序的访问命令。否则，将当前选择的访问命令排在已排序的所有访问命令之后。

上述命令排列方式为命令重排。请参阅图2和图3，图2和图3为缓存器中命令排列的两种示意图。其中：图2中当前选择的访问命令4与命令3访问相同的块bank和行row，经过判断模块12判断后，由排序模块13将命令4排在命令3后，其他访问命令排序不变。图3中当前选择的访问命令4与命令1访问相同的块bank和行row，经过过判断模块12判断后，由排序模块13将命令4排在命令1后，命令2和命令3分别向后移动一位。

图2和图3表示了缓存器如何对命令进行重排。前已述及，本申请中缓存器深度优选为8，即使用本申请公开的方法可以对8个访问命令进行重排，也就是说缓存器的深度直接决定了命令重排的处理能力。当缓存器的深度越大，表明缓存器可以对更多的访问命令进行重排，进而访问效率的提高程度越高。当缓存器的深度越小，表明缓存器进行重排的访问命令少，进而访问效率的提高程度低。

图4是缓存器中命令排列示意图，该示意图表明了当前选择的访问命令访问的块bank与已排序的所有访问命令访问的块bank不同和/或当前选择的访问命令访问的行row与已排序的所有访问命令访问的行row不同时，访问命令的排序，即将当前选择的访问命令排在已排序的所有访问命令之后。

缓存器缓存的访问命令格式如图5所示，包括：命令访问地址、数据长度、数据格式、访问类型、命令编号、FIFO编号和命令有效性。其中：命令访问地址为要访问的块bank和行row的地址。访问类型表明该访问命令是写命令还是读命令。命令编号为从AXI总线接收命令的实际顺序。FIFO编号意义为当访问类型为写命令时，FIFO编号为写数据写入对应的存储区位置；当访问类型为读命令时，FIFO编号为命令次序编号，与命令编号相同。命令有效性表明该命令为有效命令。

上述访问确定模块11的结构示意图请参阅图6，包括：读命令缓存器111、写命令缓存器112、命令访问阈值寄存器113、命令选择次数计数器114、命令选择单元115和命令选择切换单元116。其中：

读命令缓存器111缓存读命令。写命令缓存器112缓存写命令。

命令访问阈值寄存器113，用于设置连续选择读命令的最大选择次数以及连续选择写命名的最大选择次数。命令访问阈值寄存器113可以为一个8bit寄存器，低4bit表示连续选择写命令的最大选择次数，高4bit表示连续选择读命令的最大选择次数。命令访问阈值寄存器113之所以设定最大选择次数，是为了保证命令的及时获取和重排，有效利用网络带宽，避免处理同一类型命令时间过长，导致AXI总线上用于发送另一类型命令的通道阻塞。

命令选择次数计数器114，用于对连续选择读命令的次数进行计数以及连续选择写命令的次数进行计数。

命令选择单元115，用于在读命令缓冲器111非空和/或连续选择读命令的次数未达到最大选择次数时从所述读命令缓冲器111中选择命令，以及在写命令缓冲器112非空和/或连续选择写命令的次数未达到最大选择次数时从所述写命令缓冲器112中选择命令。

命令选择切换单元116，用于在连续选择读命令的次数达到最大选择次数和/或读命令缓冲器111为空时控制所述命令选择单元115从所述写命令缓冲器112中选择命令，以及在在连续选择写命令的次数达到最大选择次数和/或写命令缓冲器112为空时控制所述命令选择单元115从所述读命令缓冲器111中选择命令。

应用上述技术方案，访问确定模块11解析当前选择的访问命令，确定当前选择的访问命令访问的块bank和行row，排列模块13在判断模块12判断当前选择的访问命令访问的块bank和行row与已排序的访问命令访问的块bank和行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。

另一个实施例

上述装置实施例通过排列模块13对访问命令的排列，避免了块bank的重复关闭和打开，以及行row的重复打开，节省了时间，提高访问效率。但是，上述排列模块13对访问命令的排列不可避免的将不访问相同块bank和行row的访问命令排在缓存器的后面，进而有可能造成缓存器内命令阻塞的情况。

为了解决上述问题，本申请实施例公开的LPDDR2存储控制器还可以设置与缓存器深度对应个数的计数器。每个计数器对应一个命令，用于在命令向后移动时，将计数器计算的阻塞时间加1。其中：阻塞时间为该命令延迟处理时间。在判断模块12对当前选择的访问命令访问的块bank和行row以及已排序的访问命令访问的块bank和行row进行判断之前，首先对阻塞时间进行判断，当阻塞时间达到预设阈值时，将该阻塞时间对应的命令放在缓存器所用FIFO队列顶端，优先处理该命令。

请参阅图7，图7是本申请实施例公开的LPDDR2存储控制器的另一种结构示意图，在图1所示的结构示意图基础上，增加计数器14、阻塞时间判定模块15和置顶模块16。其中：

计数器14，用于记录访问命令的阻塞时间。

阻塞时间判定模块15，用于判断访问命令对应的阻塞时间是否达到预设阈值，如判断读命令缓存器111中的所有读命令对应的阻塞时间是否达到预设阈值。

置顶模块16，用于在阻塞时间判定模块15判断访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移，如图8所示。图8为缓存器中命令排列的再一种示意图。其中：命令7的阻塞时间经过判断达到预设阈值，则命令7被排在首位，即排在缓存器中用于存储该命令的FIFO队列顶端。

当阻塞时间达到预设阈值的访问命令多于两个时，可以依据阻塞时间的大小对访问命令进行排序。如当阻塞时间达到预设阈值的访问命令个数为四个时，将阻塞时间最大的访问命令排在首位，将阻塞时间最小的访问命令排在第四位，将其他两个访问命令按照阻塞时间的大小排列，时间较大的排在第二位，较小的排在第三位。

本申请实施例公开的LPDDR2存储控制器可以在读命令缓存器111和写命令缓存器112中缓存访问命令并缓存已排序的所有访问命令，也可以在读命令缓存器111和写命令缓存器112中缓存访问命令，将已排序的所有访问命令在另一个缓存器缓存。阻塞时间判定模块15需要对缓存有已排序的所有访问命令的缓存器中访问命令的阻塞时间。

当阻塞时间判定模块15判断访问命令对应的阻塞时间未达到预设阈值时，由判断模块12判断当前选择的访问命令访问的块bank和行row与已排序的访问命令访问的块bank和行row。

上述预设阈值与操作实时性相关。当操作实时性高时，预设阈值小，当操作实时性低时，预设阈值大。

本申请实施例中缓存器缓存的访问命令格式如图9所示，在图5所示的基础上增加了命令阻塞时间、立即输出使能位和命令优先级。其中：命令阻塞时间为计数器记录的该命令的延迟时间。立即输出使能位和命令优先级表明该命令的阻塞时间达到预设阈值，需要将命令放在首位处理。

应用上述技术方案，在保证节省时间和提高访问效率的同时，进一步避免了命令阻塞情况的发生。

再一个实施例

上述两个实施例通过对当前选择的访问命令访问的块bank和行row与已排序的访问命令访问的块bank和行row进行判断，依据判断结果处理访问命令的排序。LPDDR2存储控制器除了对访问命令进行处理，还需要进行数据的读写操作。LPDDR2存储控制器可以在图1或者图7所示的LPDDR2存储控制器的基础上增加其他模块，实现对数据的读写，如图10所示。图10是在图1所示的LPDDR2存储控制器的基础上增加写数据缓存模块17、访问命令输出控制模块18、写数据输出控制模块19和读数据输出控制模块20。其中：

写数据缓存模块17，用于存储从AXI总线接收的数据，该数据是通过AXI总线上的单独通道传输。当AXI总线每接收一个写命令时，写数据缓存模块17在其内部为该写命令对应的写数据分配一个存储区，并将存储区编号发送至访问确定模块11缓存的写命令中，即写命令中的FIFO编号。

从AXI总线接收的数据可以与写命令一同传输，也单独传输。当写数据缓存模块17接收到从AXI总线接收的数据，则会将该数据存储到为其分配的存储区中。

访问命令输出控制模块18，用于按照所述排序模块对访问命令的排列顺序依次从读命令缓存器111或写命令缓存器112中，即访问确定模块11中读取访问命令。

写数据输出控制模块19，用于在访问命令输出控制模块18读取的是写命令时，将写数据缓存模块17存储的与写命令对应的数据读出并发送至LPDDR2主状态机。读数据输出控制模块20，用于在访问命令输出控制模块18读取的是读命令时，将LPDDR2主状态机执行该读命令所返回的数据发送至AXI总线。

上述LPDDR2存储控制器中的排序模块13对访问命令排序后，使得缓存器中缓存的命令与实际AXI总线接收上的命令顺序不一致，进而导致命令与数据不对应。

为了避免该问题，上述写数据输出控制模块19将为各写命令在写数据缓存模块分配的存储区位置进行保存，在访问命令输出控制模块读取的是写命令时，获取写命令对应的存储区位置，依据存储区位置获取写命令对应的的数据并发送至LPDDR2主状态机。写数据输出控制模块19的结构示意图请参阅图11，包括：写数据存储位置分配单元191、位置获取单元192和数据输出单元193。

写数据存储位置分配单元191，用于为各写命令在写数据缓存模块17中分配存储区，所述存储区用于缓存与所述写命令对应的数据。

位置获取单元192，用于保存所述各写命令对应的存储区位置。

数据输出单元193，用于在访问命令输出控制模块18读取的是写命令时，获取写命令对应的存储区位置，依据存储区位置获取所述写命令对应的数据并发送至LPDDR2主状态机，保证了写命令与发送至LPDDR2主状态机中的数据是一一对应的。

上述图11所示的写数据输出控制模块19结合写命令和存储区位置发送数据，保证写命令与数据能够一一对应，进一步保证写入LPDDR2主状态机的数据与AXI总线实际发送的数据一致。

同样，经过本申请实施例公开的LPDDR2存储控制器处理后读命令对于AXI master端是乱序访问，如后发出的读命令优先返回数据，进而使AXI总线上接收到的数据与从LPDDR2主状态机输出的数据不一致，因此，需要将接收读命令的顺序与LPDDR2主状态机输出的数据顺序保持一致。

LPDDR2存储控制器内置一个4bit宽度的读命令顺序计数器，用来标识从AXI总线接收的读命令顺序编号，并将该读命令顺序编号写入与其对应的读命令中的命令编号和FIFO编号字段中。其中：读命令顺序编号表明从总线接收的读命令的实际顺序。读数据输出控制模块20依据该读命令顺序编号对LPDDR2主状态机执行与读命令顺序编号对应的读命令返回的数据发送至AXI总线。

上述读数据输出控制模块20结构示意图请参阅图12，包括：编号保存单元201、读数据缓存单元202和读数据输出单元203。其中：

编号保存单元201，用于保存各读命令对应的读命令顺序编号。

读数据缓存单元202，用于接收LPDDR2主状态机执行所述访问命令输出控制模块18读取的读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号。

读数据输出单元203，用于依据从总线接收读命令的顺序获取编号保存单元201中保存的读命令顺序编号，当读数据缓存单元202与读数据输出单元203获取到的读命令顺序编号匹配时，将该读命令顺序编号对应的返回数据发送至AXI总线，以及当读数据缓存单元202与读数据输出单元203获取到的读命令顺序编号不匹配时，等待读数据缓存单元202接收到并缓存该读命令顺序编号对应的返回数据后发送返回数据至AXI总线。

需要说明的是：读数据输出单元203每次依据从总线接收读命令的顺序获取一个读命令顺序编号，在获取的读命令顺序编号对应的返回数据发送至AXI总线后，再依据从总线接收读命令的顺序获取下一个读命令顺序编号，以保证发送至AXI总线的数据的顺序与接收到的读命令的顺序一致。

读数据缓存单元202与读数据输出单元203获取到的读命令顺序编号不匹配时，读数据输出单元203需要等待读数据缓存单元202接收到并缓存该读命令顺序编号对应的返回数据后发送返回数据至AXI总线后，再获取编号保存单元201中保存的下一个读命令顺序编号。

与上述装置实施例相对应，本申请基于上述LPDDR2存储控制器，还公开一种访问命令处理方法，流程图如图13所示，包括：

S101：从AXI总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row。

LPDDR2存储控制器接收到的访问命令包括写命令和读命令，其中：写命令和读命令都是AXI总线上的模块发送给AXI总线的，由AXI总线传输给LPDDR2存储控制器，进而由LPDDR2存储控制器发送给LPDDR2主状态机执行。LPDDR2主状态机执行写命令将AXI总线上的数据写入LPDDR2存储器对应的地址，LPDDR2主状态机执行读命令为从LPDDR2存储器对应的地址获取数据，进一步发送至AXI总线。

上述读命令或者写命令指定要访问的块bank和行row，可以通过解析访问命令，获知访问地址，则可以确定当前选择的访问命令访问的块bank和行row。

上述对访问命令的选择的具体过程请参阅装置实施例中对访问确定模块11的描述，对此不再加以介绍。

S102：判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同，如果访问的块bank和行row相同，执行步骤S103；否则，执行步骤S104。

已排序的访问命令为已经被排序的所有访问命令访问。如：LPDDR2存储控制器中访问确定模块11接收到读命令，则已排序的访问命令为已排序的所有访问命令。

由于当前选择访问命令可以与已排序的所有命令进行对比，相对于只能与上一次缓存的命令进行对比，可以更有效地节省时间，提高访问效率。

S103：将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移。该访问命令为与当前访问命令访问相同块bank和行row的已排序的访问命令。

S104：将当前访问命令排在已排序的所有访问命令之后。

缓存器中命令排序示意图请参阅图2至图4，缓存器缓存的访问命令格式请参阅图5，对此不再加以阐述。

应用上述技术方案，解析当前选择的访问命令，确定当前选择的访问命令访问的块bank和行row，在当前选择的访问命令访问的块bank和行row与已排序的访问命令访问的块bank和行row相同时，则将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。

再一个实施例

上述方法实施例通过将访问命令重排避免了块bank的重复关闭和打开，以及行row的重复打开，节省了时间，提高访问效率。但是，上述方法不可避免的将不访问相同块bank和行row的访问命令排在缓存器的后面，进而有可能造成缓存器内命令阻塞的情况。

为了解决上述问题，本申请公开的LPDDR2存储控制器增加了计数器14。每个计数器14对应一个命令，用于在命令向后移动时，将计数器10计算的阻塞时间加1。其中：阻塞时间为该命令延迟处理时间。在对当前选择的访问命令访问的块bank和行row以及已排序的访问命令访问的块bank和行row进行判断之前，首先对阻塞时间进行判断，当阻塞时间达到预设阈值时，将该阻塞时间对应的命令放在缓存器所用FIFO队列顶端，优先处理该命令。

方法流程图请参阅图14，图14是本申请实施例公开的访问命令处理方法的流程图，在图13所示的流程图基础上，增加对阻塞时间的判定，包括：

S701：从AXI总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row。

S702：判断访问命令对应的阻塞时间是否达到预设阈值，如果是，执行步骤S703，如果否，执行步骤S704。

预设阈值与操作实时性相关。当操作实时性高时，预设阈值小，当操作实时性低时，预设阈值大。

S703：将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移，如图8所示。图8为缓存器中命令排列的再一种示意图。其中：命令7的阻塞时间经过判断达到预设阈值，则命令7被排在首位，即排在缓存器中用于存储该命令的FIFO队列顶端。

当阻塞时间达到预设阈值的访问命令多于两个时，可以依据阻塞时间的大小对访问命令进行排序。如当阻塞时间达到预设阈值的访问命令个数为四个时，将阻塞时间最大的访问命令排在首位，将阻塞时间最小的访问命令排在第四位，将其他两个访问命令按照阻塞时间的大小排列，时间较大的排在第二位，较小的排在第三位。

本申请实施例公开的LPDDR2存储控制器可以在读命令缓存器111和写命令缓存器112中缓存访问命令并缓存已排序的所有访问命令，也可以在读命令缓存器111和写命令缓存器112中缓存访问命令，将已排序的所有访问命令在另一个缓存器缓存。阻塞时间判定模块15需要对缓存有已排序的所有访问命令的缓存器中访问命令的阻塞时间。

S704：判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同，如果访问的块bank和行row相同，执行步骤S705；如果访问的块bank不同和/或行row不同，执行步骤S706。

S705：将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，并将其他访问命令对应的计数器记录的阻塞时间加1。该访问命令为与当前访问命令访问相同块bank和行row的已排序的访问命令。

S706：将当前访问命令排在已排序的所有访问命令之后。

本申请实施例中缓存器缓存的访问命令格式如图9所示，在图5所示的基础上增加了、命令阻塞时间、立即输出使能位和命令优先级。其中：命令阻塞时间为计数器记录的该命令的延迟时间。立即输出使能位和命令优先级表明该命令的阻塞时间达到预设阈值，需要将命令放在首位处理。

步骤S704至步骤S706的说明可以参阅步骤S102至步骤S104，对此不再加以阐述。

应用上述技术方案，在保证节省时间和提高访问效率的同时，进一步避免了命令阻塞情况的发生。

上述方法实施例在对读命令重新排序后，重排后的读命令对于AXI master端是乱序访问，如后发出的读命令优先返回数据，进而使AXI总线上接收到的数据与从LPDDR2主状态机输出的数据不一致，因此，需要将接收读命令的顺序与LPDDR2主状态机输出的数据顺序保持一致。本申请实施例公开的访问命令处理方法实时保存各读命令对应的读命令顺序编号，其中：读命令顺序编号表明从AXI总线接收的读命令的实际顺序。在从总线接收读命令的同时，LPDDR2主状态机执行接收到的读命令读取LPDDR2存储器内的数据的流程图请参阅图15，包括：

S801：读取已排序的读命令，发送读命令给LPDDR2主状态机执行。

S802：接收LPDDR2主状态机执行读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存返回的数据和该返回数据对应的读命令顺序编号。

S803：依据从总线接收读命令的顺序，获取所保存的读命令顺序编号。

步骤S803每次依据从总线接收读命令的顺序获取一个读命令顺序编号，在获取的读命令顺序编号对应的返回数据发送至总线后，再依据从总线接收读命令的顺序获取下一个读命令顺序编号，以保证发送至总线的数据的顺序与接收到的读命令的顺序一致。步骤S803可以在步骤S801和S802之前进行，也可以同时进行。

S804：判断缓存的读命令顺序编号与获取到的读命令顺序编号是否匹配，如果是，执行步骤S805，否则，返回执行步骤S801。

S805：将获取到的读命令顺序编号对应的返回数据发送至AXI总线。

需要说明的是：在返回执行步骤S801时，需要在获取的读命令顺序编号与缓存的读命令顺序编号匹配，且将数据发送至AXI总线后，再由步骤S803获取所保存的下一个读命令顺序编号。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处，本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (9)

1.一种第二代低功耗双倍速率LPDDR2存储控制器，其特征在于，包括：

访问确定模块，用于从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断模块，用于判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

排序模块，用于在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移；否则，将当前选择的访问命令排在已排序的所有访问命令之后；

其中，

还包括：

计数器，用于记录访问命令的阻塞时间；

阻塞时间判定模块，用于判断访问命令对应的阻塞时间是否达到预设阈值；

置顶模块，用于在阻塞时间判定模块判断访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移。

2.根据权利要求1所述的LPDDR2存储控制器，其特征在于，还包括：

写数据缓存模块，用于存储从总线接收的数据；

访问命令输出控制模块，用于按照所述排序模块对访问命令的排列顺序依次从访问确定模块中读取访问命令，发送给LPDDR2主状态机执行；

写数据输出控制模块，用于在访问命令输出控制模块读取的是写命令时，将写数据缓存模块存储的与写命令对应的数据读出并发送至LPDDR2主状态机；

读数据输出控制模块，用于在访问命令输出控制模块读取的是读命令时，将LPDDR2主状态机执行该读命令所返回的数据发送至总线。

3.根据权利要求2所述的LPDDR2存储控制器，其特征在于，所述写数据输出控制模块包括：

写数据存储位置分配单元，用于为各写命令在所述写数据缓存模块中分配存储区，所述存储区用于缓存与所述写命令对应的数据；

位置保存单元，用于保存所述各写命令对应的存储区位置；

数据输出单元，用于在访问命令输出控制模块读取的是写命令时，获取写命令对应的存储区位置，依据存储区位置获取所述写命令对应的数据并发送至LPDDR2主状态机。

4.根据权利要求2所述的LPDDR2存储控制器，其特征在于，LPDDR2存储控制器内置有用来标识从总线接收的读命令对应的读命令顺序编号的读命令顺序计数器，所述读命令顺序编号表明从总线接收的读命令的实际顺序。

5.根据权利要求4所述的LPDDR2存储控制器，其特征在于，所述读数据输出控制模块包括：

编号保存单元，用于保存各读命令对应的读命令顺序编号；

读数据缓存单元，用于接收LPDDR2主状态机执行所述访问命令输出控制模块读取的读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号；

读数据输出单元，用于依据从总线接收读命令的顺序获取编号保存单元中保存的读命令顺序编号，当所述读数据缓存单元中缓存有所述读数据输出单元获取到的读命令顺序编号时，将该读命令顺序编号对应的返回数据发送至总线，以及当读数据缓存单元中未缓存有读数据输出单元获取到的读命令顺序编号时，等待读数据缓存单元接收到并缓存该读命令顺序编号对应的返回数据后发送返回数据至总线。

6.根据权利要求1至5任意一项所述的LPDDR2存储控制器，其特征在于，所述访问确定模块包括：

读命令缓存器；

写命令缓存器；

命令访问阈值寄存器，用于设置连续选择读命令的最大选择次数以及连续选择写命名的最大选择次数；

命令选择次数计数器，用于对连续选择读命令的次数进行计数以及连续选择写命令的次数进行计数；

命令选择单元，用于在所述读命令缓冲器非空和/或连续选择读命令的次数未达到最大选择次数时从所述读命令缓冲器中选择命令，以及在所述写命令缓冲器非空和/或连续选择写命令的次数未达到最大选择次数时从所述写命令缓冲器中选择命令；

命令选择切换单元，用于在连续选择读命令的次数达到最大选择次数和/或读命令缓冲器为空时控制所述命令选择单元从所述写命令缓冲器中选择命令，以及在在连续选择写命令的次数达到最大选择次数和/或写命令缓冲器为空时控制所述命令选择单元从所述读命令缓冲器中选择命令。

7.一种访问命令处理方法，其特征在于，包括：

从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移；

其中，在确定当前选择的访问命令访问的块bank和行row之后，判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及所选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同之前还包括：

判断缓存的所有访问命令对应的阻塞时间是否达到预设阈值；

当任意一个访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移；

当所有访问命令对应的阻塞时间均未达到预设阈值时，执行判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及所选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同。

8.根据权利要求7所述的访问命令处理方法，其特征在于，还包括：

在当前选择的访问命令访问的块bank与已排序的所有访问命令访问的块bank不同和/或当前选择的访问命令访问的行row与已排序的所有访问命令访问的行row不同时，将当前选择的访问命令排在已排序的所有访问命令之后。

9.根据权利要求8所述的访问命令处理方法，其特征在于，保存各读命令对应的读命令顺序编号；

所述方法还包括：

读取已排序的读命令，发送所述读命令给LPDDR2主状态机执行；

接收LPDDR2主状态机执行读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号；

依据从总线接收读命令的顺序，获取所保存的读命令顺序编号，当缓存的读命令顺序编号与获取到的读命令顺序编号匹配时，将该读命令顺序编号对应的返回数据发送至总线；

当缓存的读命令顺序编号与获取到的读命令顺序编号不匹配时，返回执行读取已排序的读命令，发送所述读命令给LPDDR2主状态机执行。