CN102364493A - 新型高频通信协议侦听电路 - Google Patents
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Abstract
本发明属于高频电路设计领域，具体涉及一种侦听非接触智能卡和读卡器双方交互数据的新型高频通信协议侦听电路，包括数据采集电路和数据处理系统，其中，数据采集电路包括感应天线、自动增益控制电路、带通滤波器、判决电路、放大器和FPGA解码模块，所述感应天线与自动增益控制电路连接，自动增益控制电路两个输入端分别连接带通滤波器和判决电路，带通滤波器经放大器与另一判决电路连接，两条判决电路的输出端与FPGA解码模块连接；数据处理系统为搭建在FPGA上的片上系统。本发明充分考虑卡片返回信号弱的特点，将读卡器发出的信号和卡片发出的信号解调，经FPGA处理上传到上位机，同时实现侦听数据的存储功能。
Description
技术领域
本发明属于高频电路设计领域，具体涉及一种侦听非接触智能卡和读卡器双方交互数据的新型高频通信协议侦听电路。
背景技术
非接触智能卡是一种通过把感应线圈、IC芯片塑封在一个卡片内，通过线圈的电磁感应，传输和交换数据。由于智能卡和读卡器在通信过程中没有物理接触，并且允许一定的传输距离存在，避免了由于物理接触产生的各种故障，方便使用，本方案涉及的是基于14443ISO协议的广泛应用的非接触智能卡。非接触智能卡应用于门禁、小额支付、社保卡等方面，随着银行卡的换代和人们对安全度的提高，非接触IC的应用面将会越来越广。
在非接触智能卡硬件和软件测试过程中，常需要知道卡片和读卡器之间交互的数据和时间。而由于卡片在系统中是被动的，本身没有能量来源，通过调制847kHz的副载波传输信息，基波信号弱，不易解调。本发明充分考虑卡片返回信号弱的的特点，将读卡器发出的信号和卡片发出的信号解调，经FPGA处理上传到上位机。本方案能同时实现侦听数据的存储功能。
发明内容
本发明旨在解决现有技术中存在的上述问题，提供一种既能解调信号又能同时实现侦听数据存储功能的新型高频通信协议侦听电路。
本发明通过以下技术方案来实现：
一种新型高频通信协议侦听电路，其特征在于：所述电路包括数据采集电路和数据处理系统，其中：
数据采集电路包括感应天线、自动增益控制电路、低通滤波器、带通滤波器、判决电路、放大器和FPGA解码模块，所述感应天线与自动增益控制电路连接，自动增益控制电路两个输出端分别连接带通滤波器和低通滤波器，低通滤波器连接判决电路I，带通滤波器经放大器与另一判决电路II连接，两条判决电路的输出端与FPGA解码模块连接；
数据处理系统为搭建在FPGA上的片上系统。
所述片上系统包括用PLB总线连接在一起的FPGA解码模块、缓存模块、微处理器模块、FLASH控制模块、RAM模块、EEPROM控制模块和UART控制模块。
所述FPGA为13.56MHz的晶振，带通滤波器是由运算放大器搭建的模拟有源滤波器。
所述带通滤波器包含运算放大器A1、A2，电阻R1、R2、R3，电容C1、C2、C3，R1的一端与滤波器输入端相连，另一端连接运算放大器A1的输入端，并且同C1连地，A1的负极输入端与A1的输出端相连，A1的输出端与电阻R2、R3串联到运算放大器A2的正极输入端，R2、R3的连接处通过电容C2连接到运算放大器A2的输出端，R3与运算放大器A2的连接处，通过电容C3连地，运算放大器A2的负极输入端与滤波器输出端相连。
所述运算放大器A1和A2的带宽不低于100MHz。
本发明充分考虑卡片返回信号弱的特点，将读卡器发出的信号和卡片发出的信号解调，经FPGA处理上传到上位机，同时实现侦听数据的存储功能。
附图说明
图1为本发明的数据采集电路原理结构示意框图。
图2为本发明搭建在FPGA上的片上系统结构图。
图3为本发明带通滤波器电路原理结构示意框图。
具体实施方式
下面结合图1-3对本发明作进一步详细说明。
本发明所述的新型高频通信协议侦听电路，包括数据采集电路和数据处理系统两部分。数据采集部分由模拟元件搭建，完成信号的采集、滤波、转换等操作；数据处理部分由FPGA、EEPROM等组成，完成信号的解码、存储以及和上位机通信，接收上位机命令，传输数据到上位机等操作。
根据14443协议，所有信号的载波为13.56MHz的正弦波信号。读卡器到智能卡的调制方式为100％的ASK方式，而智能卡到读卡器的调制方式为，在13.56MHz的载波信号上，先调制一个847KHz的副载波信号，然后再副载波信号上在调制基带信号。由于两种调制方式不同，基带信号能量相差悬殊，本方案对两种调试方式分别处理。
读卡器和卡片之间的场强受读卡器本身设计的、两者之间的距离等影响，会有很大的波动，所以必须对采集信号的前端做自动增益控制，保证后面的电路的输入不受场强大小的影响。
对于读卡器到智能卡的信号，由于其信号能量大，并且是100％调制，没有副载波信号，本方案设计搭建一个带通滤波器，滤除载波信号，然后送判决电路产生数字信号。
卡片到读卡器的通信为两层载波调制方式，模拟电路只解调出副载波信号。首先使用低通滤波器滤除13.56MHz的载波信号，滤波后的信号包含了847KHz的副载波信号和噪声，由于卡片返回信号弱，副载波的能量此时还非常的小，不足以做判决处理，需要滤除噪声并放大信号，在这里使用高通信号滤除工频信号和噪声，只剩下847KHz的副载波信号，经放大器后，送判决电路产生数字信号。
如图1所示，感应天线上感应到能量后，通过自动增益控制电路稳定输入信号的幅度，然后分开两部分解调收发的信号。对于读卡器发出的信号，通过一个低通滤波器和判决电路即可以获得数字基带信号；对于智能卡返回的信号，通过带通滤波器后，由于信号弱，经放大处理后才能通过判决电路获得数字基带信号。结合图3，自动增益控制电路使用模拟集成电路实现，分立的自动增益控制电路设计、调试复杂，并且其在整个电路系统中处于最前端的重要位置，所以使用模拟集成电路设计自动增益控制保证输出信号干净稳定。在电路中，所有的滤波器均使用由运算放大器搭建的模拟有源滤波器。有源滤波器滤波效果好，并且受温度、老化导致的参数漂移影响小。判决电路的是将提取模拟信号中数据信号，这里使用模拟比较器实现。设定好上下两个阈值，当信号幅度高于上阈值时，产生“1”信号，当信号幅度小于下阈值时产生“0”信号，信号幅度在两个阈值之间时，保持输出幅度状态。
如图2所示，数据处理系统是在FPGA上搭建一个片上系统系统，通过CPU控制接收数据、存储数据、读取数据以及传输数据到上位机。使用XILINX公司的大容量FPGA实现，XILINX公司提供针对其自己器件的片上系统控制软件XILINX SoPC。前端模拟电路处理后的信号为只含有0、1的数字信号，送FPGA处理，FPGA本身使用13.56MHz的晶振，对双方交互的信号进行解调，解调出数据过程中，同时计算两条指令之间的执行时间，供以后分析参考。如果脱机采集数据，本方案的设计将默认将采集的数据和指令执行间隔，连同当前时间存储到外部的EEPROM中，供以后调取查询。
根据14443协议接收数据长度最大不超过256个字节，所以解码电路的缓存深度为256个字节。当解码数据时，数据被写入缓存中，同时缓存的写指针加1，并通知CPU有数据到来。CPU通过读取写指针和读指针，判断收取的数据长度，读取解码模块中的缓存中的数据。
默认情况下，CPU会把收到的数据暂存到内部RAM中，等待外部输入做进一步处理。开发人员可以选择是存储到外部的EEPROM中，还是传输到上位机。如果写入EEPROM，CPU会把数据以16个字节一组，通过EEPROM控制器写入；如果传输到上位机，CPU会把数据通过UART控制器传输到上位机电脑。
在上述实施例中，对发明的一种最佳实施方式做了描述，很显然，在本方案的发明构思下所做出的任何改变都将落入本发明的保护范围内。
Claims (5)
1.一种新型高频通信协议侦听电路，其特征在于：所述电路包括数据采集电路和数据处理系统，其中，
数据采集电路包括感应天线、自动增益控制电路、低通滤波器、带通滤波器、判决电路、放大器和FPGA解码模块，所述感应天线与自动增益控制电路连接，自动增益控制电路两个输出端分别连接带通滤波器和低通滤波器，低通滤波器连接判决电路I，带通滤波器经放大器与另一判决电路II连接，两条判决电路的输出端与FPGA解码模块连接；
数据处理系统为搭建在FPGA上的片上系统。
2.根据权利要求1所述的新型高频通信协议侦听电路，其特征在于：所述片上系统包括用PLB总线连接在一起的FPGA解码模块、缓存模块、微处理器模块、FLASH控制模块、RAM模块、EEPROM控制模块和UART控制模块。
3.根据权利要求1所述的新型高频通信协议侦听电路，其特征在于：所述FPGA为13.56MHz的晶振，带通滤波器是由运算放大器搭建的模拟有源滤波器。
4.根据权利要求3所述的新型高频通信协议侦听电路，其特征在于：所述带通滤波器包含运算放大器A1、A2，电阻R1、R2、R3，电容C1、C2、C3，R1的一端与滤波器输入端相连，另一端连接运算放大器A1的输入端，并且同C1连地，A1的负极输入端与A1的输出端相连，A1的输出端与电阻R2、R3串联到运算放大器A2的正极输入端，R2、R3的连接处通过电容C2连接到运算放大器A2的输出端，R3与运算放大器A2的连接处，通过电容C3连地，运算放大器A2的负极输入端与滤波器输出端相连。
5.根据权利要求4所述的新型高频通信协议侦听电路，其特征在于：所述运算放大器A1和A2的带宽不低于100MHz。
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