CN102355264A - 一种用于便携式电能监测装置的模数转换电路 - Google Patents

Abstract

本发明为一种用于便携式电能监测装置的模数转换电路，包括FPGA处理模块、时钟驱动电路和8个转换器模块。FPGA处理模块分别与时钟驱动电路和8个转换器模块连接，时钟驱动电路与8个转换器模块连接。本发明模数转换电路结构简单，成本低，但提高了运行速度。采用六通道集成ADC芯片，在一块采集板中集成了多达48路模数转换通道，提高了转换精度，也提高了装置在现场的适用性。本发明还有高效的核心处理方案，能对48路高速ADC进行实时采样控制和数据处理。

Description

一种用于便携式电能监测装置的模数转换电路

技术领域：

本发明涉及电力系统监测领域，具体涉及一种用于便携式电能监测装置的模数转换电路。

背景技术：

电能质量、电网的安全稳定运行是智能电网需要解决的关键问题。目前对电能质量的监测主要通过谐波监测仪实现，电网的监测主要通过RTU、故障录波器及同步相量测量单元(Phasor Measurement Unit，简称PMU)实现。但是这些设备需要组屏固定安装在发电厂或变电站，安装配置较复杂，价格也较昂贵，各类设备关注点不同造成了多种设备的重复安装。当电网运行部门需要了解一些未安装厂站的信息或在系统试验中需要获取重要数据时往往无法实现。

所以，研发一种适应性强的便携式电能监测装置用于临时性的数据记录和测量具有重要的意义。

现有电能检测装置包括转换电路，但其测量路数少，且测量精度差的不足。

发明内容：

针对现有技术的不足，本发明的目的在于提供一种用于便携式电能监测装置的多路高精度模数转换电路，该电路具备精度高、采样速率快的特点并具有足够多的测量通道以满足测试现场的需求。

本发明提供的一种用于便携式电能监测装置的模数转换电路，其改进之处在于，所述模数转换电路包括FPGA处理模块、时钟驱动电路和8个转换器模块；

所述FPGA处理模块分别与所述时钟驱动电路和所述8个转换器模块连接，所述时钟驱动电路与所述8个转换器模块连接。

本发明提供的第一优选方案的模数转换电路，其改进之处在于，所述转换器模块为ADC，所述ADC型号为AD7656-1；所述8个转换器为ADC1-ADC8。

本发明提供的第二优选方案的模数转换电路，其改进之处在于，所述FPGA处理模块型号为EP3C16Q240C8。

本发明提供的第三优选方案的模数转换电路，其改进之处在于所述时钟驱动电路的型号为FCT3805D。

本发明提供的较优选方案的模数转换电路，其改进之处在于，所述ADC1-ADC8的17、16、15、14、13、12、11、10、7、6、5、4、3、2、1和64引脚分别与所述FPGA处理模块的4、5、6、9、18、19、20、21、37、38、41、43、44、45、49、50和55引脚对应连接；

所述ADC1-ADC8的28引脚与所述FPGA处理模块的78引脚连接；

所述ADC1-ADC8的18引脚分别与所述FPGA处理模块的55、57、56、72、71、68、65和64引脚对应连接；

所述ADC1-ADC8的20引脚与所述FPGA处理模块的73引脚连接；

所述ADC1-ADC8的19引脚分别与所述FPGA处理模块的80、81、82、83、84、85、86和87引脚连接。

本发明提供的另一优选方案的模数转换电路，其改进之处在于，所述ADC1-ADC8的54、56、58、51和63引脚分别依次与电容和地连接；其中所述63引脚与+5V电源连接；

所述ADC1-ADC8的24和27引脚与+5V电源连接；

所述ADC1-ADC8的29、62和61引脚接地；

所述ADC1-ADC8的60、50、47、46、41、40、35和34引脚与+5V电源连接；

所述ADC1-ADC8的32、37、38、43、44、49、52、53、55、57、59、8和25引脚接地；

所述ADC1-ADC8的26、9、31和30引脚分别依次与电容和地连接；其中所述26引脚与+5V电源连接，所述9引脚与+3.3V电源连接，所述31引脚与+12V电源连接，所述30引脚与-12V电源连接。

本发明提供的再一优选方案的模数转换电路，其改进之处在于，所述FPGA处理模块的88引脚与所述时钟驱动电路的10和11引脚连接。

本发明提供的再一优选方案的模数转换电路，其改进之处在于，所述时钟驱动电路的2、3、4、6、7、19、18和17引脚分别与所述ADC1-ADC8的23、22和21引脚连接；

所述时钟驱动电路的9、12、5、16、8引脚接地；

所述时钟驱动电路的1和20引脚分别依次与电容和地连接，其中所述1和20引脚与+3.3V电源连接。

与现有技术比，本发明的有益效果为：

本发明模数转换电路结构简单，成本低，但提高了运行速度。

高精度48路模数转换通道。本发明采用六通道集成ADC芯片，在一块采集板中集成了多达48路模数转换通道，提高了转换精度，也提高了装置在现场的适用性。本发明采用型号为AD7656-1的ADC转换电路，其采用iCMOS工艺技术，具有吞吐速率高、性噪比高、带宽宽、功耗低的特性。

高效的核心处理方案。本发明采用Altera公司的型号为EP3C16Q240C8的FPGA，具有高速度、高精度、并行性、高集成度和高性价比的特点，对48路高速ADC进行实时采样控制和数据处理。

附图说明：

图1为本发明提供的便携式电能监测装置的多路高精度模数转换电路框图。

图2为本发明提供的模数转换芯片电路。

图3为本发明提供的模数转换控制时序图。

图4为本发明提供的FPGA芯片接口的示意图。

图5为本发明提供的时钟驱动芯片电路。

具体实施方式：

下面结合附图对本发明的具体实施方式作进一步的详细说明。

图1是本实施例提供的便携式电能监测装置的多路高精度模数转换电路框图。

本实施例电路主要由8块ADC芯片、一块FPGA芯片和一块时钟驱动芯片组成。

所述FPGA处理模块分别与所述时钟驱动电路和所述8个转换器模块连接，所述时钟驱动电路与所述8个转换器模块连接。

其中8块ADC芯片用于对48路模拟量信号进行高速采集，时钟驱动芯片作为ADC芯片的采样时钟，FPGA芯片作为电路的核心数据处理芯片对模数转换器输出的数据进行运算、处理。

图2是ADC模数转换芯片电路，其型号为AD7656-1。该ADC芯片具有集成路数多、吞吐速率高、性噪比高、带宽宽、功耗低等优点。图中所示ANA1～ANA6为输入该ADC芯片的6路模拟量信号；AD_DB0～AD_DB15为进行模数转换后并行输出的16位数字量信号；BUSY1为ADC给予FPGA的模数转换繁忙信号；ADRST、AD_RD、AD_CS1、AD_CONV1这四个信号为FPGA输出到ADC的采样控制信号。

图4是本实施例提供的FPGA电路。作为本实施例的核心数据处理芯片，采用Altera公司的FPGA，其型号为EP3C16Q240C8，它具有高速度、高精度、并行性、高集成度和高性价比等优点，完全可以胜任下位机对模拟信号进行的AD转换、缓冲和发送的任务。

图5是本实施例提供的时钟驱动芯片。U3为1∶5的时钟驱动芯片。其作用是将FPGA输出的AD_CONV信号扩展成与之完全相同的8路信号，分别给8片ADC芯片，作为ADC芯片的采样时钟使用。

本实例中的具体参数为：模数转换芯片为AD7656-1；FPGA芯片为EP3C16Q240C8；时钟驱动芯片为FCT3805D；第一、第二、第三、第四、第五、第六、第七、第八、第九电容的容值为1uF，第十、第十一电容的容值为0.1uF。

本实施例拿1个ADC转换器(简称U1)、FPGA芯片(简称U2)、时钟驱动芯片(简称U3)和11个电容进行具体操作说明。

U1的第33、36、39、42、45、48引脚接外部模拟量输出，U1的第26、27、24、63引脚接+5V数字电源输入，U1的28、18、20、19、17、16、15、14、13、12、11、10、7、6、5、4、3、2、1、64引脚分别与U2的78、55、73、80、4、5、6、9、18、19、20、21、37、38、41、43、44、45、49、50引脚相连，U1的23、22、21引脚与U3的2引脚相连，U1的62、61引脚与数字地相连，U1的60、50、47、46、41、40、35、34引脚接+5V模拟电源，U1的32、37、38、43、44、49、52、53、55、57、59引脚与模拟地相连，U1的8、25引脚与数字地相连，U1的9引脚与+3.3V数字电源相连U1的31引脚与+12V模拟电源相连，U1的30引脚与-12V模拟电源相连，U2的88引脚与U3的第10、11引脚相连，U3的9、12、5、16、8引与数字地相连，U3的1、20引脚与+3.3V数字地相连。

第一、第二、第三、第四电容的一端分别接U1的54、56、58、51引脚，第五电容的一端接U1的63引脚，第六电容的一端接U1的9引脚，第七电容的一端接U1的26引脚，第八电容的一端接U1的31引脚，第九电容的一端接U1的30引脚，第十电容的一端接U3的1引脚，第十一电容的一端接U3的20引脚；第一、第二、第三、第四、第八、第九电容的另一端与模拟地相连，第五、第六、第七、第十、第十一电容的另一端与数字地相连。其中所有电容都为去耦电容。

附图3为ADC芯片并行接口时序图，其中CONVST A、B、C信号，BUSY信号、/CS信号、/RD信号、DATA信号分别对应附图1中的AD_CONV1、BUSY1、AD_CS1、AD_RD、AD_DB0～AD_DB15信号。FPGA对ADC芯片的采样控制信号进行设置时必须严格遵守时序图。

利用标准CS和RD信号(W/B＝0)，通过并行数据总线读取U1的数据。通过内部选通

和

输入信号，可以将转换结果输出到数据总线。BUSY信号变为低电平后即可开始读取数据操作。

本实施例的总体流程是：每片ADC芯片均集成6个模数转换器，FPGA芯片将ADC采样时钟AD_CONV送到时钟驱动芯片的输入端，时钟驱动芯片产生8路采样时钟AD_CONV1～AD_CONV8分别输出到8片ADC芯片中，8片ADC芯片得到采样时钟AD_CONV1～AD_CONV8后开始模数转换，模数转换后ADC芯片分别将BUSY1～BUSY8信号送往FPGA，FPGA产生8个不同的片选信号AD_CS1～AD_CS8对8片ADC分别进行使能选择，并同时产生ADRST信号对8片ADC进行复位重启，以及读使能信号AD_/RD在一个采样周期内先后读取每片ADC中6个通道的模数转换数据。

本实施例采用具有16位高速通道的ADC芯片，提高了采集精度。本实施例还采用8片ADC芯片，具有48路通道的优点，满足用户的采样需求，同时还节省了时间。

最后应该说明的是：结合上述实施例仅说明本发明的技术方案而非对其限制。所属领域的普通技术人员应当理解到：本领域技术人员可以对本发明的具体实施方式进行修改或者等同替换，但这些修改或变更均在申请待批的权利要求保护范围之中。

Claims (8)

1.一种用于便携式电能监测装置的模数转换电路，其特征在于，所述模数转换电路包括FPGA处理模块、时钟驱动电路和8个转换器模块；

所述FPGA处理模块分别与所述时钟驱动电路和所述8个转换器模块连接，所述时钟驱动电路与所述8个转换器模块连接。

2.如权利要求1所述的模数转换电路，其特征在于，所述转换器模块为ADC，所述ADC型号为AD7656-1；所述8个转换器为ADC1-ADC8。

3.如权利要求1所述的模数转换电路，其特征在于，所述FPGA处理模块型号为EP3C16Q240C8。

4.如权利要求1所述的模数转换电路，其特征在于，所述时钟驱动电路的型号为FCT3805D。

5.如权利要求2所述的模数转换电路，其特征在于，所述ADC1-ADC8的17、16、15、14、13、12、11、10、7、6、5、4、3、2、1和64引脚分别与所述FPGA处理模块的4、5、6、9、18、19、20、21、37、38、41、43、44、45、49、50和55引脚对应连接；

所述ADC1-ADC8的28引脚与所述FPGA处理模块的78引脚连接；

所述ADC1-ADC8的18引脚分别与所述FPGA处理模块的55、57、56、72、71、68、65和64引脚对应连接；

所述ADC1-ADC8的20引脚与所述FPGA处理模块的73引脚连接；

所述ADC1-ADC8的19引脚分别与所述FPGA处理模块的80、81、82、83、84、85、86和87引脚连接。

6.如权利要求2所述的模数转换电路，其特征在于，所述ADC1-ADC8的54、56、58、51和63引脚分别依次与电容和地连接；其中所述63引脚与+5V电源连接；

所述ADC1-ADC8的24和27引脚与+5V电源连接；

所述ADC1-ADC8的29、62和61引脚接地；

所述ADC1-ADC8的60、50、47、46、41、40、35和34引脚与+5V电源连接；

所述ADC1-ADC8的32、37、38、43、44、49、52、53、55、57、59、8和25引脚接地；

所述ADC1-ADC8的26、9、31和30引脚分别依次与电容和地连接；其中所述26引脚与+5V电源连接，所述9引脚与+3.3V电源连接，所述31引脚与+12V电源连接，所述30引脚与-12V电源连接。

7.如权利要求3所述的模数转换电路，其特征在于，所述FPGA处理模块的88引脚与所述时钟驱动电路的10和11引脚连接。

8.如权利要求4所述的模数转换电路，其特征在于，所述时钟驱动电路的2、3、4、6、7、19、18和17引脚分别与所述ADC1-ADC8的23、22和21引脚连接；

所述时钟驱动电路的9、12、5、16、8引脚接地；

所述时钟驱动电路的1和20引脚分别依次与电容和地连接，其中所述1和20引脚与+3.3V电源连接。

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