CN102298139A - 基于fpga的sar成像系统的二维加窗方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的SAR成像系统的二维加窗方法，包括：步骤A，传入输入输出板的SAR原始数据经主FPGA进行原始数据分发，同时，主FPGA控制协调N片从FPGA，其中N≥1；步骤B，并行的、配有存储器的N片从FPGA对分发后的数据进行处理，从FPGA完成二维加窗运算处理，在运算过程中从FPGA对相应运算后的数据进行二维加窗位置选择，实现二维加窗，本发明在使用了较少的FPGA资源情况下，提高了SAR图像方位向和距离向的峰值旁瓣比和积分旁瓣比，在保证图像分辨率的同时，使方位向和距离向的峰值旁瓣比和积分旁瓣比都达到一定指标要求。

Description

基于FPGA的SAR成像系统的二维加窗方法

技术领域

本发明涉及应用于合成孔径雷达(Synthetic Aperture Radar，简称SAR)实时成像技术，尤其涉及一种基于FPGA的SAR成像系统的二维加窗方法。

背景技术

合成孔径雷达(SAR)是一种全天候、全天时、远距离和高分辨成像的微波侧视成像雷达。但是SAR成像具有算法复杂、运算量大和数据量大的特点，这就对实时SAR成像系统的存储容量、数据吞吐率和运算能力都提出了较高的要求，目前，随着微电子技术和半导体技术的发展，尤其超大规模集成电路(VLSI)工艺技术的飞速发展，SAR成像信号处理实时性问题的研究获得了很大的发展。

目前对于SAR的实时处理的实现方案主要有以下3种：

1.基于通用计算机的SAR成像处理系统

通用计算机系统包括微机和工作站，也包括大型并行处理系统。一般而言，只有工作站和大型并行处理系统能够满足SAR实时成像对计算能力的要求。例如专利(专利号：CN101441271A)就是说明的基于Graphic Processing Unit(GPU)的SAR实时成像处理设备，该设备就是一台可以进行SAR成像的工作站。但是工作站和大型并行处理系统，由于其体积庞大，结构复杂，无法将其应用到机载或星载的工作条件下，所以只能工作在“脱机”环境下。

2.基于DSP芯片的SAR成像处理系统

大多SAR成像处理系统都是基于Digital signal Processing(DSP)为核心运算单元实现的。因为DSP采用软件编程、处理器顺序取指令执行的工作方式，并且拥有完善易用的集成开发环境，程序的开发调试均十分方便，非常适合这些对灵活性要求较高的数据处理场合。尽管DSP拥有开发相对容易，控制灵活，也能满足成像要求等优点，但是DSP无法在航天等特殊环境下使用，所以这限制了DSP在SAR成像中的应用。

3.基于FPGA的SAR成像处理系统

近年来，现场可编程逻辑阵列(FPGA)发展迅速，功能日趋完善。现在的FPGA芯片内集成了大量的信号处理板，使之很适合于乘法和累加(MAC)等重复性的数字信号处理任务。同时，已有许多FPGA可以满足航天等特殊环境下的使用。所以越来越多的工程师采用FPGA来开发SAR成像处理系统。现有的许多基于FPGA的SAR成像系统主要有以下3种实现方式：第一种方式采用单个FPGA芯片完成SAR图像成像，但是只能处理比较小的图像块；第二种方式采用一片主控FPGA完成通路控制、存储器的控制以及输入输出功能和采用2-3片FPGA作为协处理器专用于实现FFT；第三种方式采用多片FPGA依次完成成像算法中不同的处理过程。后两种方式可以成出一帧比较大的图像。

但是这三种方式都存在的问题就是没有能够提出多片FPGA并行处理的系统结构、数据分布式存储、以及针对多种SAR工作模式数据处理的方案，让实时SAR成像系统的实时处理能力能够应对分辨率提高、测绘带增加，数据量增大、以及工作模式增加等新的技术要求。同时为提高SAR图像质量指标，关于多FPGA并行处理的多模式二维加窗的方法也未见详细的报道说明。

发明内容

本发明所要解决的问题在于提出了一种基于FPGA的SAR成像系统的二维加窗方法。所述二维加窗方法是在方位向和距离向的加窗方法。该加窗方法不仅可以应用在常规的单发单收SAR成像系统中，还适用于与分离相位中心方位多波束(DPCMAB)的SAR成像系统中。DPCMAB是一种实现高分辨率和宽测绘带的有效途径，在数据预处理时，通过块自适应相位补偿方法完成因方位向非均匀采样和波束传播路径误差引起的相位误差补偿后，本发明同样适用，并可以达到相应的技术指标要求，因此本发明能够有效地提高SAR成像系统的图像处理能力和图像质量。

本发明所提出的SAR成像处理系统由输入输出板、成像信号处理板、底板和带电源的定制机箱等组成。该系统整体框架如图1所示：底板作为输入输出板和成像信号处理板的通信平台；输入输出板负责数据的分发以及预处理工作；SAR成像算法的处理过程全部在成像信号处理板上完成。

一种基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

步骤A，传入输入输出板的SAR原始数据经主FPGA进行原始数据分发，同时，主FPGA控制协调N片从FPGA，其中N≥1；

步骤B，并行的、配有存储器的N片从FPGA对分发后的数据进行处理，从FPGA完成二维加窗运算处理，在运算过程中从FPGA对相应运算后的数据进行二维加窗位置选择，实现二维加窗。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，该加窗方法至少用于常规单发单收SAR成像系统中，还用于分离相位中心方位多波束的SAR成像系统中。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B中包括：

步骤B1，方位向采用FFT运算；

步骤B2，距离向采用FFT、IFFT运算；

步骤B3，方位向采用IFFT运算。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B1中，方位向FFT运算采用下列步骤：

步骤B11，主FPGA将每相邻的方位向数据线分给并行的每片从FPGA，进行方位向FFT运算；

步骤B12，经过FFT运算后的数据，保存到每片从FPGA对应的存储器中。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B2中，距离向FFT、IFFT运算采用下列步骤：

步骤B21，N片从FPGA在存储器中将经过方位向FFT运算后的数据按距离向读出距离向数据线的数据，然后把该数据发送到主FPGA进行数据交换，主FPGA将交换后的数据按照相邻的距离向数据线分给并行的从FPGA进行距离向处理，完成了第一次转角存储变换；

步骤B22，从FPGA得到的该数据进行Chirp Scaling因子补偿，然后进行距离向FFT运算；

步骤B23，运算后的数据进行距离向相位因子补偿；

步骤B24，补偿后的数据再进行距离向IFFT运算，然后将IFFT运算后的数据进行方位向相位因子补偿；

步骤B25，各从FPGA将经过Chirp Scaling因子补偿、距离向相位因子补偿、方位向相位因子补偿处理后的距离向数据线数据传回主FPGA进行数据交换，主FPGA将交换后的数据按照每相邻的方位向数据线依次分发给并行的N片从FPGA，各从FPGA收到数据后，将数据存回其对应的存储器中以便进行后续的方位向IFFT运算，经过主FPGA的数据交换后，每条方位向数据线数据都存储在一个从FPGA的存储器内，这样完成了第二次转角存储变换。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B3中，方位向IFFT运算采用下列步骤：

步骤B31，完成第二次转角存储变换后，每个从FPGA在各自对应的存储器中每次读出一条方位向数据线数据，进行方位向IFFT运算，运算后的数据再存放到各自存储器中；

步骤B32，N片从FPGA并行完成上述处理后，在主FPGA的命令控制下依次将分布在各从FPGA对应存储器中的数据发送给主FPGA，主FPGA将按照图像的行列顺序将处理后的数据传送给输入输出板。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

距离向加窗是在距离向FFT、IFFT运算过程中，即在第一次转角存储变换和第二次转角存储变换之间，每个从FPGA对应的存储器中只有整幅图像每条方位向数据线1/N的数据。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

方位向加窗是在方位向FFT运算过程和第一次转角存储变换之间。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

方位向加窗是在第二次转角存储变换和方位向IFFT运算过程之间。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B中包括：

一条方位向数据线或者距离向数据线的加窗在一个从FPGA内全部完成，其加窗位置应当是一条方位向数据线或者距离向数据线数据处于同一个从FPGA对应的存储器时；

所有的距离向数据线都适用同样的距离向窗函数，所以需要的距离向窗系数个数和SAR图像距离向长度相等，因为距离向窗函数具有对称性，在各从FPGA中存储的距离向窗系数的个数应为SAR图像距离向长度的一半；

所有的方位向数据线都适用同样的方位向窗函数，所以需要的方位向窗系数个数和SAR图像方位向长度相等，因为采用的方位向窗函数也具有对称性，所以在从FPGA中存储的方位向窗系数的个数应为SAR图像方位向长度的一半；

在进行加窗时，将每条经过相应方向运算后的数据和从FPGA中存储的相应方向的窗系数相乘，就完成了该方向的加窗；各从FPGA并行处理共同完成整幅图的成像处理。

所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

在距离向加窗时，将每条经过距离向运算后的数据和距离向窗系数相乘，完成距离向加窗；

在方位向加窗时，将每条经过方位向运算后的数据和方位向窗系数相乘，完成方位向加窗。

为方便在实验室内进行成像处理系统的测试，我们采用辅助测试设备信号源和记录器，信号源作为SAR成像系统原始数据的来源；记录器则将成像处理后的数据回收记录下来，后再通过USB接口将数据传输到PC机上，以便于显示成像结果。

本发明与现有的技术相比，具有如下技术特征：

本发明适用于多种SAR工作模式的成像处理，输入输出板，作为系统的数据输入输出单元，在处理常规单发单收的SAR原始数据时，主要将SAR原始数据分发到成像信号处理板，由成像信号处理板实现SAR成像算法；在处理方位向多波束SAR原始数据时，输入输出板除完成分发工作，还要完成因方位向非均匀采样和波束传播路径误差引起的相位误差补偿。在完成了相位补偿之后，成像信号处理板不需要做任何改变仍可以对输入输出板分发过来的数据进行SAR成像。这样的实现方法简化了SAR成像系统的复杂性。

本发明适用于一种多片FPGA并行处理系统，该系统采用主从式的拓扑结构：一片FPGA作为主FPGA，负责数据流的控制和分发；N片FPGA作为从FPGA，每片从FPGA作为一个运算单元，负责整幅图像一部分数据的成像处理。所有的从FPGA并行工作，实现真正意义上的并行处理，共同完成整幅图像的处理。这种并行处理系统大大提高了系统的数据的运算能力和吞吐率，使得实时SAR成像系统的性能得到提升。

本发明为了实现上述提到的多片FPGA并行处理，还将SAR图像数据根据从FPGA的数量均匀分块，并且将这些分块的数据在各从FPGA间进行分布式存储，主FPGA和从FPGA之间采用低压差分信号传送技术(LVDS：Low VoltageDifferential Signaling)来传输SAR图像数据，每个从FPGA都配有相应的存储器。每个从FPGA在处理完负责的图像块数据后，将数据回写至其对应的存储器中。这种分布式存储方案，让多FPGA并行处理的架构得以实现。

本发明在多FPGA并行处理，数据分布存储的情况下，为了实现对距离向数据线进行加窗，只能选择在距离向FFT和距离向IFFT之间(即距离向频谱域)进行加窗，此时一条距离向SAR图像数据应完整地处于一个从FPGA中。由于所有的距离向数据线都适用同样的距离向窗函数，所以需要的距离向窗系数个数和SAR图像距离向长度相等。因为距离向窗函数具有对称性，所以需要在从FPGA中存储的距离向窗系数的个数应为SAR图像距离向长度的一半。在距离向加窗时，只需将每条经过距离向FFT后的数据和预先准备好的距离向窗系数相乘，就完成了距离向加窗。这种方法不仅节约了FPGA的内部资源，而且真正实现了各从FPGA并行工作，互不影响，提高了SAR成像系统的性能。

本发明为实现对方位向数据线进行加窗，理论上只需选择在方位向FFT和方位向IFFT之间(即方位向频谱域)进行加窗。但是在多FPGA并行处理、数据分布存储的情况下，对方位向数据进行加窗的位置就有所取舍，只能选择在一条方位向SAR图像数据完整地处于一个从FPGA时才合适。同样所有的方位向数据线都适用同样的方位向窗函数，所以需要的方位向窗系数个数和SAR图像方位向长度相等。但实际采用的方位向窗函数具有对称性，所以需要在从FPGA中存储的方位向窗系数的个数应为SAR图像方位向长度的一半。在加窗时，只需将每条经过方位向FFT后的数据和预先准备好的方位向窗系数相乘，就完成了方位向加窗。这种方法不仅节约了FPGA的内部资源，而且真正实现了各从FPGA并行工作，互不影响，提高了SAR成像系统的性能。

本发明提出了一种在多FPGA并行处理，数据分布存储的情况下，可以针对多种SAR工作模式的图像数据，进行距离向、方位向二维加窗处理方法。本发明提出的实现方法在使用了较少的FPGA资源情况下，提高了SAR图像方位向和距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)，在保证图像分辨率的同时，使方位向和距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)都达到一定指标要求。

附图说明

图1为本发明SAR成像系统整体框图；

图2为本发明方位向和距离向加窗的Chirp Scaling算法流程图；

图3为本发明成像信号处理板主从FPGA拓扑结构图；

图4为本发明窗系数文件格式。

具体实施方式

本发明基于FPGA的SAR成像系统的二维加窗方法对于星载和机载的具体实施方式是相同的。那么下面以适合星载SAR成像的Chirp Scaling算法为例，说明使用本发明方法处理方位向16K像素点、距离向64K像素点的SAR图像的实施情况。具体实施如下：

SAR成像系统的整体构成

本发明所提出的SAR成像处理系统由输入输出板、成像信号处理板、底板和带电源的定制机箱等组成。该系统整体框架如图1所示：底板作为输入输出板和成像信号处理板的通信平台；输入输出板负责数据的分发以及预处理工作；Chirp Scaling成像算法的处理过程全部在成像信号处理板上完成。为方便在实验室内进行SAR成像处理系统的测试，我们采用辅助测试设备信号源和记录器，信号源作为SAR成像系统原始数据的来源；记录器则将成像处理后的数据回收记录下来，后再通过USB接口将数据传输到PC机上，以便于显示成像结果。

输入输出板完成多模式下SAR图像数据的预处理

在处理常规单发单收的SAR原始数据时，图1中的输入输出板主要将SAR原始数据分发到后面的成像信号处理板，由成像信号处理板实现图2中所示的方位向和距离向加窗的Chirp Scaling成像算法；在处理方位向多波束SAR原始数据时，输入输出板除完成分发工作，还要完成因方位向非均匀采样和波束传播路径误差引起的相位误差补偿。在完成了相位补偿之后，成像信号处理板不需要做任何改变仍采用图2中所示Chirp Scaling成像算法对输入输出板分发过来的数据进行SAR成像处理。

在这两种情况下，成像信号处理板上面的设计全部一样，不需要做任何修改，即可成像出符合指标的SAR图像。

多FPGA并行处理，数据分布存储说明

如图3成像信号处理板主从FPGA拓扑结构图所示，我们采用的多FPGA并行处理系统架构为五片FPGA构成的主从结构，其中FPGA0作为主FPGA，另外四片FPGA作为从FPGA。主FPGA主要完成与底板接口的数据通信以及控制协调其他四片从FPGA数据流的分发。四片从FPGA的设计完全相同，每片从FPGA作为一个独立的处理单元，独立完成1/4幅图像数据块Chirp Scaling成像算法中各阶段的运算，四片从FPGA并行处理共同完成整幅图的成像处理。

为满足整个成像信号处理板中四片从FPGA并行处理对数据带宽的要求，我们采用如图3所示分布式存储结构，即每个从FPGA处理单元都配有相同的外部存储器(DDR2)，而不同的从FPGA之间的数据交互是通过主FPGA的数据交互单元来实现，此处主FPGA的数据交换单元将4片从FPGA发送过来的数据重新进行组合，再将组合后的数据发送给4片从FPGA，这样就达到了不同从FPGA数据交换的目的。

Chirp Scaling成像算法决定，在成像信号处理的过程中至少要经过三次转角存储变换，即CTM。输入输出板在将数据分发到成像信号处理板时已经完成一次从距离向到方位向的转换，成像信号处理板需要进行两次CTM。成像信号处理板进行两次CTM的位置为：第一次在进行方位向FFT运算后且在距离向处理之前；第二次在距离向处理完成后且在进行方位向IFFT运算之前。具体位置可以参见图2。这里我们将两次CTM过程嵌入到数据的读写和交互传输过程中。具体数据在成像过程中的步骤如下：

方位向FFT运算过程

此阶段从输入输出板传输过来的原始数据经主FPGA进行数据交换后，将每相邻的四条方位向数据线分给四个并行从FPGA进行方位向FFT运算。分配时采用模4(方位向数据线号％4)，其中模4运算指对4求余运算。本发明中我们以4片从FPGA为例进行说明，所以对每条方位向数据线号进行模4运算。我们根据每条方位向数据线号模4运算得到的结果0-3，将此方位向数据线发送给编号为0-3的4片从FPGA中对应的从FPGA，这样就将SAR图像数据均匀分配到4片从FPGA中进行处理，模4的方法分配相邻的四条方位向数据线到相应的从FPGA。各从FPGA收到数据后，首先进行方位向FFT运算，经过FFT运算后的数据，直接保存到各从FPGA对应的DDR2存储器中。

距离向FFT、IFFT运算过程

首先，四个从FPGA按距离向读出四条距离向数据线的数据，然后把数据发送到主FPGA进行数据交换，主FPGA将交换后的数据按照相邻的四条距离向数据线分给四个并行的从FPGA进行距离向处理，这样就完成了一次转角存储变换(CTM)。

然后，在进行距离向FFT运算之前首先进行Chirp Scaling因子补偿，再进行距离向FFT运算，运算后的数据再进行距离向相位因子补偿，补偿后的数据再进行距离向IFFT运算，最后将IFFT运算之后的数据再进行方位向相位因子补偿。

最后，各从FPGA将经过三个相位因子补偿处理后的距离向数据线数据传回主FPGA进行数据交换，主FPGA将交换后的数据按照每相邻的128条方位向数据线分发给四个并行的从FPGA，各从FPGA收到数据后，将数据存回其对应的DDR2存储器中以便进行后续的方位向IFFT处理。经过主FPGA的数据交换后，每条方位向数据线数据都存储在一个从FPGA的DDR2存储器内，所以在第三步进行方位向IFFT运算时无需再进行数据交换，即完成了第二次转角存储变换(CTM)。

方位向IFFT运算步骤

每个从FPGA从各自对应的DDR2存储器中每次读出一条方位向数据线数据，进行方位向IFFT运算，运算后的数据再存放到各自DDR2存储器中。

四个从FPGA并行完成上述运算后，在主FPGA的命令控制下依次将分布在四个从FPGA对应DDR2存储器中的数据发送给主FPGA，主FPGA将按照图像的行列顺序将运算后的数据传送给输入输出板，并最终记录到记录器中，完成整幅图像的处理。

方位向和距离向加窗的实现方法步骤包括：

方位向和距离向的加窗位置选择

本发明采用多FPGA并行处理的系统架构，四个从FPGA的处理逻辑完全相同，且独立完成1/4幅图像数据的处理任务。为了简化距离向和方位向加窗方案，应当一条距离向数据线或方位向数据线的加窗能够在一个从FPGA内全部完成，而不出现一条距离向数据线或者方位向数据线数据分散在四个从FPGA时再进行相应方向的加窗，因为这样将导致四个从FPGA加窗处理同一条距离向数据线或者方位向数据线不同频段的数据，从而让四个从FPGA初始化的窗系数不同或者读取窗系数的逻辑不同，破坏系统的一致性。所以合适的加窗位置应该是一条距离向数据线或者方位向数据线数据处于同一个FPGA对应的DDR2存储器时。

其次，由于所有的距离向数据线都适用同样的距离向窗函数，所以需要的距离向窗系数个数和SAR图像距离向长度相等。考虑到距离向窗函数具有对称性，在各从FPGA中存储的距离向窗系数的个数应为SAR图像距离向长度的一半。同样，所有的方位向数据线都适用同样的方位向窗函数，所以需要的方位向窗系数个数和SAR图像方位向长度相等。考虑到采用的方位向窗函数也具有对称性，所以需要在从FPGA中存储的方位向窗系数的个数应为SAR图像方位向长度的一半。在进行加窗时，只需将每条经过相应方向FFT运算后的数据和从FPGA中存储的相应方向的窗系数相乘，就完成了该方向的加窗。这样的实现方法保证了四个从FPGA的设计仍完全一致，四片从FPGA仍并行处理共同完成整幅图的成像处理。

通过以上分析，我们发现在距离向运算阶段(即两次CTM之间)，每个从FPGA处理整幅图像中的4K条完整的距离向数据线。即此阶段每个从FPGA对应的DDR2存储资源中只有整幅图像每条方位向数据线1/4的数据。所以在此阶段只适合对距离向加窗，不适合方位向加窗。距离向加窗可以选择在图2中所示的③-④或者④-⑤之间，这里我们选择在③-④之间进行距离向加窗。

由上面的分析我们知道，两次CTM之间不适合做方位向加窗。方位向加窗只能选择在图2中所示的①和第一次CTM之间或者第二次CTM和⑦之间，因为这两个位置每个从FPGA分配到的每条方位向数据线都是完整的，所以适合做方位向加窗。这里我们选择在第二次CTM和⑦之间进行方位向加窗。

方位向和距离向窗系数设计

本发明在PC机的软件程序上使用系数α都为0.33的Hamming窗函数来生成8K个16位无符号定点数据作为方位向窗系数、以及32K个16位无符号定点数据作为距离向窗系数，并保存成两个数据文件，具体文件数据格式如图4所示。以上两个数据文件将作为从FPGA内部两个随机访问存储器(RAM)的初始数据文件，初始化随机访问存储器(RAM)内每个地址的内容。这样在后面的加窗过程中只需要从相应的随机访问存储器(RAM)中读出相应方向的窗系数与相应方向FFT运算后的定点数据进行定点乘法，就达到了加窗目的，应该说这种方法最简单且资源占用最少。

这里提到的定点乘法是指将相应方向FFT运算后的16位有符号定点数据和这里设计的16位无符号定点窗系数，进行定点乘法，此定点乘法运算的结果为32位有符号定点数据，我们取高16位数据(即对运算结果右移16位)，这样就保证了加窗处理完的数据幅度不变。

方位向和距离向加窗的实现

由于所有的距离向数据线都适用同样的距离向窗函数，所以需要的距离向窗系数个数和SAR图像距离向长度相等。同样所有的方位向数据线都适用同样的方位向窗函数，所以需要的方位向窗系数个数和SAR图像方位向长度相等。但考虑到两个方向的窗函数都具有对称性，所以需要在FPGA中存储的距离向和方位向窗系数的个数都为SAR图像相应方向长度的一半。

在对方位向数据进行加窗时，我们先以地址递增的方式读取出预先在随机访问存储器(RAM)中初始化的全部8K个方位向窗系数，将这些系数与每条方位向数据线前8K数据依次进行定点乘法；然后再以地址递减的方式读取出随机访问存储器(RAM)中全部加窗系数，将这些系数与每条方位向数据线后8K数据依次进行定点乘法，这样就完成了方位向加窗。这种实现方法节省了一半的随机访问存储器(RAM)资源。

同样在对距离向数据进行加窗时，我们先以地址递增的方式读取出预先在另一个随机访问存储器(RAM)中初始化的全部(32K个)距离向窗系数，将这些系数与每条距离向数据线前32K数据依次进行定点乘法；然后再以地址递减的方式读取出此随机访问存储器(RAM)中全部加窗系数，将这些系数与每条距离向数据线后32K数据依次进行定点乘法，这样就完成了距离向加窗。同样这种实现方法也节省了一半的随机访问存储器(RAM)资源。

方位向和距离向加窗效果

本发明采用适合星载SAR成像的Chirp Scaling算法处理方位向16K像素点、距离向64K像素点的SAR图像达到的技术指标如下：

在方位向和距离向都未加窗时，图像方位向地距分辨率为4.286m，图像方位向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)分别为13.302dB和10.351dB，图像距离向地距分辨率为4.130m，图像距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)分别为13.243dB和10.145dB；

在方位向和距离向都使用本发明加窗时，图像方位向地距分辨率为4.976m，图像方位向峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)分别为21.008dB和18.173dB，图像距离向地距分辨率为4.843m，图像距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)分别为21.685dB和18.419dB。

通过上面的数据分析可知，本发明提出的实现方法提高了SAR图像方位向和距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)，在保证图像分辨率的同时，使方位向和距离向的峰值旁瓣比(PLSR)和积分旁瓣比(ISLR)都达到一定指标要求。本发明提到的方法同样适合于机载，SAR成像系统的具体实施措施对于星载和机载雷达是相同的。

另一实施例如下，方位向仍是16K像素点，距离向仅有8K像素点时，为二维加窗设计的方位向窗系数长度和距离向窗系数长度都分别变为16K和8K，因为窗系数的对称性，所以需要在从FPGA中存储的方位向窗系数长度为8K，距离向窗系数长度为4K。同时由于像素点的减少，平均分配到各个从FPGA处理的方位向数据条数和距离向数据条数减少，其余的SAR图像处理过程和方位向16K像素点、距离向64K像素点的SAR图像处理过程一样。

本领域的技术人员在不脱离权利要求书确定的本发明的精神和范围的条件下，还可以对以上内容进行各种各样的修改。因此本发明的范围并不仅限于以上的说明，而是由权利要求书的范围来确定的。

Claims (11)

1.一种基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

步骤A，传入输入输出板的SAR原始数据经主FPGA进行原始数据分发，同时，主FPGA控制协调N片从FPGA，其中N≥1；

步骤B，并行的、配有存储器的N片从FPGA对分发后的数据进行处理，从FPGA完成二维加窗运算处理，在运算过程中从FPGA对相应运算后的数据进行二维加窗位置选择，实现二维加窗。

2.如权利要求1所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，该加窗方法至少用于常规单发单收SAR成像系统中，还用于分离相位中心方位多波束的SAR成像系统中。

3.如权利要求1所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B中包括：

步骤B1，方位向采用FFT运算；

步骤B2，距离向采用FFT、IFFT运算；

步骤B3，方位向采用IFFT运算。

4.如权利要求3所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B1中，方位向FFT运算采用下列步骤：

步骤B11，主FPGA将每相邻的方位向数据线分给并行的每片从FPGA，进行方位向FFT运算；

步骤B12，经过FFT运算后的数据，保存到每片从FPGA对应的存储器中。

5.如权利要求3所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B2中，距离向FFT、IFFT运算采用下列步骤：

步骤B21，N片从FPGA在存储器中将经过方位向FFT运算后的数据按距离向读出距离向数据线的数据，然后把该数据发送到主FPGA进行数据交换，主FPGA将交换后的数据按照相邻的距离向数据线分给并行的从FPGA进行距离向处理，完成了第一次转角存储变换；

步骤B22，从FPGA得到的该数据进行Chirp Scaling因子补偿，然后进行距离向FFT运算；

步骤B23，运算后的数据进行距离向相位因子补偿；

步骤B24，补偿后的数据再进行距离向IFFT运算，然后将IFFT运算后的数据进行方位向相位因子补偿；

步骤B25，各从FPGA将经过Chirp Scaling因子补偿、距离向相位因子补偿、方位向相位因子补偿处理后的距离向数据线数据传回主FPGA进行数据交换，主FPGA将交换后的数据按照每相邻的方位向数据线依次分发给并行的N片从FPGA，各从FPGA收到数据后，将数据存回其对应的存储器中以便进行后续的方位向IFFT运算，经过主FPGA的数据交换后，每条方位向数据线数据都存储在一个从FPGA的存储器内，这样完成了第二次转角存储变换。

6.如权利要求3所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B3中，方位向IFFT运算采用下列步骤：

步骤B31，完成第二次转角存储变换后，每个从FPGA在各自对应的存储器中每次读出一条方位向数据线数据，进行方位向IFFT运算，运算后的数据再存放到各自存储器中；

步骤B32，N片从FPGA并行完成上述处理后，在主FPGA的命令控制下依次将分布在各从FPGA对应存储器中的数据发送给主FPGA，主FPGA将按照图像的行列顺序将处理后的数据传送给输入输出板。

7.如权利要求5所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

距离向加窗是在距离向FFT、IFFT运算过程中，即在第一次转角存储变换和第二次转角存储变换之间，每个从FPGA对应的存储器中只有整幅图像每条方位向数据线1/N的数据。

8.如权利要求5所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

方位向加窗是在方位向FFT运算过程和第一次转角存储变换之间。

9.如权利要求6所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

方位向加窗是在第二次转角存储变换和方位向IFFT运算过程之间。

10.如权利要求1所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，步骤B中包括：

一条方位向数据线或者距离向数据线的加窗在一个从FPGA内全部完成，其加窗位置应当是一条方位向数据线或者距离向数据线数据处于同一个从FPGA对应的存储器时；

所有的距离向数据线都适用同样的距离向窗函数，所以需要的距离向窗系数个数和SAR图像距离向长度相等，因为距离向窗函数具有对称性，在各从FPGA中存储的距离向窗系数的个数应为SAR图像距离向长度的一半；

所有的方位向数据线都适用同样的方位向窗函数，所以需要的方位向窗系数个数和SAR图像方位向长度相等，因为采用的方位向窗函数也具有对称性，所以在从FPGA中存储的方位向窗系数的个数应为SAR图像方位向长度的一半；

在进行加窗时，将每条经过相应方向运算后的数据和从FPGA中存储的相应方向的窗系数相乘，就完成了该方向的加窗；各从FPGA并行处理共同完成整幅图的成像处理。

11.如权利要求10所述基于FPGA的SAR成像系统的二维加窗方法，其特征在于，包括：

在距离向加窗时，将每条经过距离向运算后的数据和距离向窗系数相乘，完成距离向加窗；

在方位向加窗时，将每条经过方位向运算后的数据和方位向窗系数相乘，完成方位向加窗。

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