CN102253372A - 基于交替码调制的isr信号处理系统 - Google Patents

Abstract

本发明公开了一种基于交替码调制的非相干散射雷达ISR信号处理系统，主要解决传统雷达信号处理系统不能处理回波数据量大、信噪比低且目标为软目标的电离层散射信号的问题。该系统主要由DSP模块、FPGA模块和电源模块构成。其中，针对交替码调制，DSP模块主要完成信号的滤波、计算自相关函数、积累自相关和计算信号功率谱，得到电离层等离子体的自相关函数和功率谱估计结果；FPGA模块用于处理参数和信号数据的接收与传输，并对信号数据进行数字下变频；电源模块用于为FPGA模块和DSP模块提供所需的工作电压。本发明具有稳定性高、处理速度快、数据吞吐能力强和易于硬件实现的优点，可用于非相干散射雷达信号处理机，并进行电离层探测和参数估计。

Description

基于交替码调制的ISR信号处理系统

技术领域

本发明属于信号与信息处理技术领域，涉及非相干散射雷达系统，可用于电离层探测和参数估计。

背景技术

电离层探测对研究无线电通信、卫星导航等活动具有重大意义。非相干散射雷达ISR是一种从地面探测电离层的非常有效的手段，探测范围可达60Km至2000Km。入射的雷达电磁波遇到等离子体会产生散射，由于等离子体处于随机热运动状态，当电磁波波长远大于德拜长度时，各个电子和离子的散射是非相干散射。非相干散射信号是一种典型的随机信号，均值为零，但自相关函数和功率谱不为零，由相关函数和功率谱可以得到各种电离层参数。

电离层是一种特殊的软目标，仅能散射入射电磁波能量很小的一部分，电离层回波信号的功率和信噪比都非常低，且回波充满整个雷达波束的探测范围并满足波恩近似。以高度为1500Km的电离层为例，假设发射信号功率为2MW，发射增益为10000，根据典型的电离层参数，经计算可得回波信号的功率约为-170dBmW，信噪比约为-50dB。此外，ISR需要积累长时间的回波信号，计算回波信号自相关的统计值，信号处理系统面临的数据量和计算量都非常大。

由于传统雷达探测的目标多为飞机、轮船、导弹等运动硬目标，传统雷达信号处理只需通过计算连续多个脉冲回波的多普勒频移等参数获得目标的运动方向、速度等信息，反映动态目标特性，它是一种脉间-脉间处理技术，不需进行长时间积累。因此，传统雷达信号处理不适用于处理数据量大，目标为软目标且信噪比低的电离层散射信号，无法计算电离层散射信号的自相关、功率谱等统计特性。相反，ISR信号处理的对象是软目标，针对多个距离单元，在每个脉冲周期内对不同的距离单元分别计算自相关，对多个周期回波信号对应高度上的自相关进行有效的积累，提高处理系统的输出信噪比。此外，为了提高电离层探测的高度分辨率，并得到更多的自相关函数时延采样点，ISR一般采用交替码编码方式，又称随机编码，它是现代ISR最重要的编码方式，它由多组相位编码的长脉冲组成，例如16位AC共有32组，通过对多组脉冲进行积累和模糊函数修正，可以拥有高的距离分辨率，并获得自相关函数的时延剖面，从而得到各种电离层参数。

现有的ISR信号处理方法比较成熟，有统一的计算过程。但由于非相干散射雷达造价高昂，建造和维护难，目前全世界只有约十部非相干散射雷达，因此，如何通过硬件实现ISR的信号处理系统至今无统一标准，故没有相应的ISR信号处理系统文献报道。

发明内容

本发明的目的在于针对非相干散射雷达ISR处理的信号信噪比低、数据量和计算量大、自相关函数的时延剖面距离分辨率高的特点，提出一种基于交替码调制的ISR信号处理系统，以对非相干散射雷达ISR的回波信号进行处理。

为实现上述目的，本发明基于交替码调制的ISR信号处理系统，包括：

FPGA模块，用于接收外部输入的处理参数和数据信号，对接收的数据进行数字下变频，将处理参数和数字下变频结果发送给第一个DSP芯片，并为DSP提供基准时钟；

DSP模块，包括三个DSP芯片，这三个DSP芯片之间通过以DMA方式传输数据的链路口连接，且第一芯片DSP1通过21位地址总线和32位数据总线与FPGA模块相连；第一芯片DSP1用于接收FPGA传送的处理参数和数据并对接收的数据进行滤波，第二芯片DSP2用于计算滤波结果的自相关函数和积累自相关结果，第三芯片DSP3用于对积累的自相关结果用模糊函数修正并计算回波信号的功率谱，最终将累积的自相关结果和功率谱结果以UDP包的形式输出；

电源模块，用于为FPGA和DSP提供所需的工作电压。

利用所述的系统进行ISR信号处理的方法，包括：

(1)处理参数传输步骤，FPGA模块接收外部输入的处理参数，并将处理参数发送给第一芯片DSP1，第一芯片DSP1从FPGA模块获取处理参数后，将处理参数通过链路口以DMA方式传送给第二芯片DSP2，第二芯片DSP2再将处理参数通过链路口以DMA方式传送给第三芯片DSP3，3片DSP接收处理参数后，根据处理参数分别计算出传送数字下变频结果的个数、传送滤波结果的个数；

(2)数字下变频步骤，FPGA模块接收外部输入的数据信号，并对接收的数据信号进行数字下变频；

(3)数字下变频结果传输步骤，FPGA模块将数字下变频结果发送给数字下变频处理子模块；

(4)滤波步骤，数字下变频处理子模块将处理的数字下变频结果传送到滤波子模块，滤波子模块对其进行滤波，并将滤波结果通过链路口以DMA方式发送给滤波结果处理子模块；

(5)计算自相关步骤，滤波结果处理子模块将处理的滤波结果传送到自相关函数计算子模块，自相关函数计算子模块计算不同高度内滤波结果的自相关函数，并对自相关函数进行符号修正，最后自相关函数计算子模块将修正后的自相关结果传送到多周期累积子模块；

(6)自相关积累步骤，多周期累积子模块对不同周期间的自相关函数进行积累，返回步骤(2)，进行下一周期的探测，直到探测结束，最后，多周期累积子模块将最终积累的自相关函数结果通过链路口以DMA方式发送给自相关函数处理子模块；

(7)模糊函数修正步骤，自相关函数处理子模块将处理的自相关结果和选取的模糊函数值传送到模糊函数修正子模块，模糊函数修正子模块对自相关函数结果进行模糊函数修正，得到电离层等离子体的自相关函数，将电离层等离子体的自相关函数传送到功率谱计算子模块；

(8)功率谱计算步骤，功率谱计算子模块对电离层等离子体的自相关函数进行FFT取模值，得到功率谱估计结果；

(9)输出步骤，功率谱计算子模块将电离层等离子体的自相关函数和功率谱估计结果以UDP包的形式输出。

本发明具有如下优点：

本发明由于采用自相关积累的处理方法，故可以处理信噪比低的电离层散射回波信号，根据回波信号计算出电离层等离子体的自相关函数和功率谱。

本发明由于采用3片ADSP-TS201芯片构成多处理器系统，其计算能力强，可以满足ISR信号处理计算量大的要求；

本发明由于采用链路口以DMA方式传输数据，其数据吞吐能力强，可以满足ISR信号处理传输数据量大的要求；

本发明利用查表法获取模糊函数值，省去计算模糊函数值过程，提高了信号处理速度。

本发明针对交替码编码方式，可以得到距离分辨率高的自相关函数的时延剖面；

本发明对处理结果进行数据打包，实现UDP包数据帧格式，可以满足后端千兆以太网数据高速传输的要求。

附图说明

图1是本发明的系统结构图；

图2是本发明中FPGA与DSP的连接接口图；

图3是本发明系统的工作时序图；

图4是用本发明对ISR信号处理的流程图；

图5是本发明用16位交替码处理方式在正弦信号输入下的仿真结果；

图6是Matlab软件用16位交替码处理方式在正弦信号输入下的仿真结果。

具体实施方式

参照图1，本发明基于交替码调制的ISR信号处理系统包括：FPGA模块，DSP模块和电源模块。其中，FPGA模块与DSP模块通过21位地址总线和32位数据总线双向连接，电源模块为FPGA模块提供其所需的1.2V、3.3V和2.5V电压，并为DSP模块提供其所需的1.2V、1.6V和2.5V电压。外部的处理参数和数据信号通过总线方式传输到FPGA模块，DSP模块将最终处理结果打包成UDP包输出。

参照图2，本发明系统中的DSP模块由3片DSP芯片组成，三个DSP芯片之间通过以DMA方式传输数据的链路口连接。3片DSP芯片选用但不限于ADI ADSP-TS201芯片，最高工作频率为600MHz，运算能力大于3000MIPS。第一芯片DSP1用于接收FPGA模块传送的处理参数和数据并对接收的数据进行滤波，第二芯片DSP2用于计算滤波结果的自相关函数和积累自相关结果，第三芯片DSP3用于对积累的自相关结果用模糊函数修正并计算回波信号的功率谱，最终将累积的自相关结果和功率谱结果以UDP包的形式输出。

该第一芯片DSP1的内部模块包括：数字下变频处理子模块和滤波子模块。其中，数字下变频处理子模块分别与FPGA模块通过21位地址总线和32位数据总线双向连接，并与第一芯片DSP1的链路口和滤波子模块相连，用于接收FPGA传送的处理参数和数字下变频结果，将处理参数通过链路口以DMA方式发送给第二芯片DSP2，并根据处理参数计算出传送数字下变频结果的个数，将这些个数的数字下变频的结果传送到滤波子模块；滤波子模块分别与数字下变频处理子模块和第一芯片DSP1的链路口相连，用于对FPGA输入的数字下变频结果进行滤波处理，并将滤波结果通过链路口以DMA方式发送给第二芯片DSP2。

该第二芯片DSP2的内部模块包括：滤波结果处理子模块、自相关函数计算子模块和多周期累积子模块。其中，滤波结果处理子模块分别与第一芯片DSP1的链路口和第二芯片DSP2的链路口连接，并与自相关函数计算子模块相连，用于接收第一芯片DSP1传送的处理参数和滤波结果，将处理参数通过链路口以DMA方式发送给第三芯片DSP3，并根据处理参数计算出传送滤波结果的个数，将这些个数的滤波结果传送到自相关函数计算子模块；自相关函数计算子模块分别与滤波结果处理子模块和多周期累积子模块相连，用于计算滤波结果的自相关函数，以及对自相关函数进行符号修正，并将符号修正后的自相关函数结果传送到多周期累积子模块；多周期累积子模块分别与自相关函数计算子模块和第二芯片DSP2的链路口相连，用于累积不同周期间符号修正后的自相关函数，并将最终积累的自相关函数结果通过链路口以DMA方式发送给第三芯片DSP3。

该第三芯片DSP3的内部模块包括：自相关函数处理子模块、模糊函数修正子模块和功率谱计算子模块。其中，自相关函数处理子模块，它分别与第二芯片DSP2的链路口和模糊函数修正子模块相连，用于接收第二芯片DSP2传送的处理参数和积累的自相关函数结果，并根据处理参数通过查表法进行模糊函数值选取，将积累的自相关函数结果和选取的模糊函数值传送到模糊函数修正子模块；模糊函数修正子模块，它分别与自相关函数处理子模块和功率谱计算子模块相连，它利用选取的模糊函数值修正积累的自相关函数结果，得到电离层等离子体的自相关函数，并将最终的自相关函数传送到功率谱计算子模块；功率谱计算子模块与模糊函数修正子模块相连，用于对最终的自相关函数进行FFT并取模值，得到电离层等离子体的功率谱估计结果，并将最终的自相关结果和功率谱结果以UDP包的形式输出。

本发明系统中的FPGA模块由1片FPGA芯片组成，该芯片选用但不限于XILINX公司的SPARTAN-3E系列芯片XC3S1200E，它与第一芯片DSP1中的数字下变频处理子模块通过21位地址总线和32位数据总线双向连接。用于向3片DSP提供80MHz基准时钟和通过总线方式接收外部输入的处理参数，并将处理参数直接发送给第一芯片DSP1。此外，FPGA模块还将外部输入的回波数据锁存，对锁存数据进行数字下变频，通过数字下变频将回波数据变成正交的两路数据，即同相I路数据和正交Q路数据，并将两路数据以高16位为I路数据，低16位为Q路数据的形式，通过32位数据总线传送给第一芯片DSP1。

本发明系统中的电源模块选用但不限于3片PTH05010WAH(EUH)芯片和1片AMS1084CM芯片组成，这4个芯片各自独立工作，用于为FPGA和DSP提供所需的工作电压。其中，FPGA和DSP需要的1.2V、1.6V和2.5V电压分别由3片PTH05010WAH(EUH)芯片提供，3.3V电压由1片AMS1084CM芯片提供。

参照图3，本发明基于交替码调制的ISR信号处理系统的工作时序如下：

系统上电开始工作，3片DSP进入等待处理参数状态，即图3中的标号1。FPGA接收到外部输入的处理参数，将其直接发送给第一芯片DSP1，第一芯片DSP1从FPGA模块获取处理参数后，将处理参数通过链路口以DMA方式传送给第二芯片DSP2，第二芯片DSP2再将处理参数通过链路口以DMA方式传送给第三芯片DSP3，即图3中的标号2。3片DSP接收到处理参数后，根据处理参数分别计算出传送数字下变频结果的个数、传送滤波结果的个数，即图3中的标号3。当第一周期的回波信号到达后，FPGA模块接收外部输入的数据信号，并对接收数据信号进行数字下变频，将数字下变频结果发送给第一芯片DSP1中的数字下变频处理子模块；数字下变频处理子模块将处理的数字下变频结果传送到滤波子模块，滤波子模块对其进行滤波，并将滤波结果通过链路口以DMA方式发送给第二芯片DSP2中的滤波结果处理子模块，该过程即图3中的标号4。滤波结果处理子模块将处理的滤波结果传送到自相关函数计算子模块，自相关函数计算子模块计算不同高度内滤波结果的自相关函数，并对自相关函数进行符号修正，最后自相关函数计算子模块将修正后的自相关结果传送到多周期累积子模块；多周期累积子模块对不同周期间的自相关函数进行积累，即图3中的标号5。DSP开始进行下一周期的处理，直到探测结束，在DSP2处理完第n周期回波数据后，多周期累积子模块将最终积累的自相关函数结果通过链路口以DMA方式发送给自相关函数处理子模块；自相关函数处理子模块将处理的自相关结果传送到模糊函数修正子模块，模糊函数修正子模块对自相关函数结果进行模糊函数修正，得到电离层等离子体的自相关函数，将电离层等离子体的自相关函数传送到功率谱计算子模块；功率谱计算子模块对电离层等离子体的自相关函数进行FFT取模值，得到功率谱估计结果，功率谱计算子模块将电离层等离子体的自相关函数和功率谱估计结果以UDP包的形式输出，即图3中的标号6。3片DSP在处理完第n周期回波数据后，都进入等待处理参数状态，即图3中的标号1，开始新一次的探测。

参照图4，本发明基于交替码调制的ISR信号处理系统对ISR信号处理的步骤如下：

步骤1：FPGA模块接收外部输入的处理参数，并将处理参数发送给第一芯片DSP1，第一芯片DSP1从FPGA模块获取处理参数后，将处理参数通过链路口以DMA方式传送给第二芯片DSP2，第二芯片DSP2再将处理参数通过链路口以DMA方式传送给第三芯片DSP3，3片DSP接收处理参数后，根据处理参数分别计算出传送数字下变频结果的个数、传送滤波结果的个数；

步骤2：FPGA模块接收外部输入的数据信号，将外部输入的回波数据锁存，对锁存数据进行数字下变频，通过数字下变频将回波数据变成正交的两路数据，即同相I路数据和正交Q路数据；

步骤3：FPGA模块将数字下变频得到的两路数据以高16位为I路数据，低16位为Q路数据的形式，通过32位数据总线发送给数字下变频处理子模块；

步骤4：数字下变频处理子模块将处理的数字下变频结果传送到滤波子模块，滤波子模块对其进行滤波，并将滤波结果通过链路口以DMA方式发送给滤波结果处理子模块；

步骤5：滤波结果处理子模块将处理的滤波结果传送到自相关函数计算子模块，自相关函数计算子模块计算不同高度内滤波结果的自相关函数，并对自相关函数进行符号修正，最后自相关函数计算子模块将修正后的自相关结果传送到多周期累积子模块；

步骤6：多周期累积子模块对不同周期间的自相关函数进行积累，返回步骤2，进行下一周期的探测，直到探测结束，最后，多周期累积子模块将最终积累的自相关函数结果通过链路口以DMA方式发送给自相关函数处理子模块；

步骤7：自相关函数处理子模块将处理的自相关结果和选取的模糊函数值传送到模糊函数修正子模块，模糊函数修正子模块利用自相关函数处理子模块传送的模糊函数值，对自相关函数结果进行模糊函数修正，得到电离层等离子体的自相关函数，将电离层等离子体的自相关函数传送到功率谱计算子模块；

步骤8：功率谱计算子模块对电离层等离子体的自相关函数进行FFT取模值，得到功率谱估计结果；

步骤9：功率谱计算子模块将电离层等离子体的自相关函数和功率谱估计结果以UDP包的形式输出。

本发明的效果可通过如下仿真实验说明：

(1)仿真条件

本实验中假设16位交替码码片宽度30us，波门大小6ms，脉冲重复周期20ms，自相关函数的时延采样间隔10us，探测重复次数为100次，将这些处理参数输入FPGA模块；用射频信号源产生的正弦波模拟雷达回波数据，利用计算机接收系统的处理结果。

(2)仿真内容及结果分析

2.1)在上述仿真条件下，本发明输出了模拟的电离层等离子体的自相关函数和功率谱估计结果，通过计算机对上述结果绘图，得到如图5所示的本发明用16位交替码处理方式在正弦信号输入下的仿真结果。其中，图5(a)为本发明输出的自相关函数图，横坐标为时延轴，纵坐标为自相关函数的幅值，图5(b)为本发明输出的功率谱图，横坐标为频率轴，纵坐标为功率谱的幅值。在同样的处理参数和模拟回波数据下，利用Matlab软件计算模拟的电离层等离子体的自相关函数和功率谱，得到如图6所示的用Matlab软件用16位交替码处理方式在正弦信号输入下的仿真结果。其中，图6(a)为计算机仿真输出的自相关图，横坐标为时延轴，纵坐标为自相关函数的幅值，图6(b)为计算机仿真输出的功率谱图，横坐标为频率轴，纵坐标为功率谱的幅值。

比较图5(a)和图6(a)，以及图5(b)和图6(b)这四幅图，可见模拟输入信号在16位交替码处理方式下系统测试结果和相应的Matlab软件仿真结果完全一致，说明本发明能处理信噪比低的电离层散射回波信号，根据回波信号计算出电离层等离子体的自相关函数和功率谱。此外，从图5(a)和图6(a)可知，针对交替码编码方式，用本发明可以得到距离分辨率高的自相关函数的时延剖面。

2.2)在上述仿真条件下，计量系统的运算时间，对系统设计的实时性进行了测试，测试结果如表1所示。

表1系统设计实时性的测试结果

编码方式	脉冲重复周期(ms)	探测次数	要求完成时间上限(s)	完成时间(s)
					16位交替码	20	100	64	45

从表1可见，系统的实时处理能力完全满足ISR信号处理计算量大和传输数据量大的性能要求。

Claims (5)

1.一种基于交替码调制的ISR信号处理系统，其特征在于包括：

FPGA模块，用于接收外部输入的处理参数和数据信号，对接收的数据进行数字下变频，将处理参数和数字下变频结果发送给第一个DSP芯片，并为DSP提供基准时钟；

DSP模块，包括三个DSP芯片，这三个DSP芯片之间通过以DMA方式传输数据的链路口连接，且第一芯片DSP1通过21位地址总线和32位数据总线与FPGA模块相连；第一芯片DSP1用于接收FPGA传送的处理参数和数据并对接收的数据进行滤波，第二芯片DSP2用于计算滤波结果的自相关函数和积累自相关结果，第三芯片DSP3用于对积累的自相关结果用模糊函数修正并计算回波信号的功率谱，最终将累积的自相关结果和功率谱结果以UDP包的形式输出；

电源模块，用于为FPGA和DSP提供所需的工作电压。

2.根据权利要求1所述的ISR信号处理系统，其特征在于：第一芯片DSP1包括：

数字下变频处理子模块，用于接收FPGA传送的处理参数和数字下变频结果，将处理参数通过链路口以DMA方式发送给第二芯片DSP2，并根据处理参数计算出传送数字下变频结果的个数，将这些个数的数字下变频的结果传送到滤波子模块；

滤波子模块，用于对FPGA输入的数字下变频结果进行滤波处理，并将滤波结果通过链路口以DMA方式发送给第二芯片DSP2。

3.根据权利要求1所述的ISR信号处理系统，其特征在于：第二芯片DSP2包括：

滤波结果处理子模块，用于接收第一芯片DSP1传送的处理参数和滤波结果，将处理参数通过链路口以DMA方式发送给第三芯片DSP3，并根据处理参数计算出传送滤波结果的个数，将这些个数的滤波结果传送到自相关函数计算子模块；

自相关函数计算子模块，用于计算滤波结果的自相关函数，以及对自相关函数进行符号修正，并将符号修正后的自相关函数结果传送到多周期累积子模块；

多周期累积子模块，用于累积不同周期间符号修正后的自相关函数，并将最终积累的自相关函数结果通过链路口以DMA方式发送给第三芯片DSP3。

4.根据权利要求1所述的ISR信号处理系统，其特征在于：第三芯片DSP3包括：

自相关函数处理子模块，用于接收第二芯片DSP2传送的处理参数和积累的自相关函数结果，并根据处理参数通过查表法进行模糊函数值选取，将积累的自相关函数结果和选取的模糊函数值传送到模糊函数修正子模块；

模糊函数修正子模块，利用选取的模糊函数修正积累的自相关函数结果，得到电离层等离子体的自相关函数，并将最终的自相关函数传送到功率谱计算子模块；

功率谱计算子模块，对最终的自相关函数进行FFT并取模值，得到电离层等离子体的功率谱估计结果，并将最终的自相关结果和功率谱结果以UDP包的形式输出。

5.一种利用权利要求1所述的系统进行ISR信号处理的方法，包括：

(1)处理参数传输步骤，FPGA模块接收外部输入的处理参数，并将处理参数发送给第一芯片DSP1，第一芯片DSP1从FPGA模块获取处理参数后，将处理参数通过链路口以DMA方式传送给第二芯片DSP2，第二芯片DSP2再将处理参数通过链路口以DMA方式传送给第三芯片DSP3，3片DSP接收处理参数后，根据处理参数分别计算出传送数字下变频结果的个数、传送滤波结果的个数；

(2)数字下变频步骤，FPGA模块接收外部输入的数据信号，并对接收的数据信号进行数字下变频；

(3)数字下变频结果传输步骤，FPGA模块将数字下变频结果发送给数字下变频处理子模块；

(4)滤波步骤，数字下变频处理子模块将处理的数字下变频结果传送到滤波子模块，滤波子模块对其进行滤波，并将滤波结果通过链路口以DMA方式发送给滤波结果处理子模块；

(5)计算自相关步骤，滤波结果处理子模块将处理的滤波结果传送到自相关函数计算子模块，自相关函数计算子模块计算不同高度内滤波结果的自相关函数，并对自相关函数进行符号修正，最后自相关函数计算子模块将修正后的自相关结果传送到多周期累积子模块；

(6)自相关积累步骤，多周期累积子模块对不同周期间的自相关函数进行积累，返回步骤(2)，进行下一周期的探测，直到探测结束，最后，多周期累积子模块将最终积累的自相关函数结果通过链路口以DMA方式发送给自相关函数处理子模块；

(7)模糊函数修正步骤，自相关函数处理子模块将处理的自相关结果和选取的模糊函数值传送到模糊函数修正子模块，模糊函数修正子模块对自相关函数结果进行模糊函数修正，得到电离层等离子体的自相关函数，将电离层等离子体的自相关函数传送到功率谱计算子模块；

(8)功率谱计算步骤，功率谱计算子模块对电离层等离子体的自相关函数进行FFT取模值，得到功率谱估计结果；

(9)输出步骤，功率谱计算子模块将电离层等离子体的自相关函数和功率谱估计结果以UDP包的形式输出。

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