CN102227102B - 大容量的同步数字体系信息筛选与汇聚系统 - Google Patents
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Abstract
本发明涉及一种大容量的同步数字体系信息筛选与汇聚系统，微型计算机通过以太网与主控单元连接，主控单元与时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元连接，时钟单元A、时钟单元B连接三十二个前级单元和十六个后级单元，三十二个前级单元、十六个后级单元、中间级单元A、中间级单元B依次连接，电源单元A、电源单元B为主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元提供电源；本发明的特点是：可以实现同时128个STM-64输入，经过筛选与汇聚，实现同时64个STM-16输出，采用本系统实现的信号预选，在网络信息安全领域可以发挥很大作用。
Description
技术领域
本发明涉及一种用于通信领域的同步数字体系（SDH）的信息筛选与汇聚重组，同步数字体系（SDH）的同步、开销处理、交叉技术，特别涉及一种大容量的同步数字体系信息筛选与汇聚系统。
技术背景
光纤在通信行业的应用日趋广泛，不但骨干网、城域网全部采用光纤传输，而且接入网也普遍采用光纤实现汇聚。特别是以互联网为代表的数据通信业务成为电信业的主流，光纤网络的增长迅猛，骨干网的传输速率向10G、40G发展。在信息安全领域，骨干网与接入网上庞大的数据信息，使我国网络信息安全工作的开展困难重重，因此迫切需要一种信息筛选与汇聚技术的出现。
发明内容
鉴于现在技术存在的问题，本发明提供一种大容量的同步数字体系信息筛选与汇聚系统，本系统可以实现同时128个STM-64输入，经过筛选与汇聚，实现同时64个STM-16输出。
本发明为实现上述目的，所采用的技术方案是：一种大容量的同步数字体系信息筛选与汇聚系统，其特征在于：包括微型计算机、主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元、电源单元A、电源单元B，所述微型计算机通过以太网与主控单元连接，主控单元通过背板电接口采用I2C总线协议与时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元连接，所述时钟单元A、时钟单元B通过背板电接口连接三十二个前级单元和十六个后级单元，时钟单元B为备用时钟单元，三十二个前级单元、十六个后级单元、中间级单元A、中间级单元B通过背板电接口采用CML标准依次连接，所述中间级单元B为备用中间级单元；电源单元A、电源单元B为主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元提供电源，电源单元B为备用电源单元。
本发明的特点是：可以实现同时128个STM-64输入，经过筛选与汇聚，实现同时64个STM-16输出，采用本系统实现的信号预选，在网络信息安全领域可以发挥很大作用。
附图说明
图1为本发明的系统连接框图。
图2为本发明的系统时钟框图。
图3为本发明的主控单元电路连接框图。
图4为本发明的时钟单元电路连接框图。
图5为本发明的前级单元电路连接框图。
图6为本发明的中间级单元电路连接框图。
图7为本发明的后级单元电路连接框图。
具体实施方式
如图1、2所示，一种大容量的同步数字体系信息筛选与汇聚系统，包括微型计算机、主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元、电源单元A、电源单元B，所述微型计算机通过以太网与主控单元连接，主控单元通过背板电接口采用I2C总线协议与时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元连接，所述时钟单元A、时钟单元B通过背板电接口连接三十二个前级单元和十六个后级单元，时钟单元B为备用时钟单元，三十二个前级单元、十六个后级单元、中间级单元A、中间级单元B通过背板电接口采用CML标准依次连接，中间级单元B为备用中间级单元；电源单元A、电源单元B为主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元提供电源，电源单元B为备用电源单元。
微型计算机发指令给主控单元，主控单元分别控制三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元对128个STM-64中的VC-4颗粒进行筛选与重组，重组后的信息经过64个STM-16输出。
系统工作原理
系统功能划分为4个功能模块，信息筛选与汇聚模块、系统控制模块、系统时钟模块、电源模块。其中信息筛选与汇聚模块用于完成同步数字体系（SDH）信号的筛选与汇聚；系统控制模块用于系统的功能控制，包括筛选、汇聚、时钟、与上位机通信等功能控制；系统时钟模块主要为整个系统提供高质量时钟；电源模块为系统提供电源，并进行电源1+1备份。
系统信息筛选与汇聚模块分为三级，第一级为32个前级单元，每个前级单元有4个STM-64光输入界面和4个2.5G电输出界面连接到中间级单元，第二级中间级单元有128个2.5G电输入界面和128个2.5G电输出界面，第三级后级单元有8个2.5G电输入界面与中间级单元连接，以及4个2.5G光输出界面。
系统时钟模块由两个时钟单元（时钟单元A、时钟单元B）组成，它们互为主备，两个时钟单元之间互有跟随时钟线，两个时钟单元互相跟踪对方时钟的状态。两个时钟单元接收三十二个前级单元送来的系统线路时钟，选择一个高质量线路时钟作为系统主时钟，经过处理后送入三十二个前级单元和十六个后级单元。前级单元与后级单元分别有两路时钟输入，分别来自于时钟单元A、时钟单元B。
系统控制模块的核心由ARM处理器组成，并通过I2C总线对各个模块的子板进行控制，同时ARM处理器可以通过以太网口与上位机进行通信，同时系统控制模块对系统各单元信息做采集与存储。
主控单元如图3所示，
主控单元主要负责与上位机PC通信，同时控制各个单板。对各单板交叉及其状态实现控制与采集，主控单元主要由三星的ARM处理器组成，负责与上位机PC机通讯，及对各个单板实现控制，在ARM处理器外部增加FLASH存储器以存储各个单板当前状态信息，作为掉电保护。
时钟单元如图4所示，
时钟单元主要由一片DS3100和一片C8051F020单片机组成，由单片机对DS3100进行控制，同时保持和主控单元通信。时钟单元主要提供的功能是：
1、提供两路外部时钟输入界面，用于设备2Mbit/s或2MHz外部时钟的接入。
2、提供两路时钟输出界面，用于向设备外输出2Mbit/s或2MHz的时钟信号。
3、为各个单板提供系统时钟。
4、支持从线路单元、外定时界面（2Mbit/s或2MHz）提取时钟进行锁相。
5、支持三种工作模式：自由运行模式、跟踪模式、保持模式。
6、支持两路外同步时钟输入和两路时钟输出，可选择2MHz或2Mbit/s，输出阻抗匹配为75Ω。
7、支持时钟单元1＋1主备保护倒换。
前级单元如图5所示，
前级单元主要功能是完成256×64的VC-4颗粒度的高阶交叉，前级单元主要由4个XFP 10G光模块、4片10G界面Transceiver芯片VSC8479、2片FPGA组成。4路10G光信号经过光模块转换为电信号送入VSC8479，由VSC8479串行解串成16路622M并行信号，以SFI4.2界面送入FPGA，在FPGA内部完成同步数字体系（SDH）信号的协议解析和信号的高阶交叉，最后通过FPGA的高速Serdes界面以CML电平送入背板。
中间级单元如图6所示，
中间级单元主要功能是完成128×128的2.5G通道交叉。中间级单元主要由VITESS公司的VSC3144和一片C8051F020单片机组成，由单片机控制VSC3144的交叉连接。
后级单元如图7所示，
后级单元的主要功能是完成128×64的VC-4颗粒精度的高阶交叉，后级单元主要由2片FPGA、4个2.5G SFP光模块组成。FPGA内部完成 同步数字体系（SDH）信号的成帧和高阶交叉，并通过FPGA提供的Serdes界面送入光模块。
Claims (1)
1.一种大容量的同步数字体系信息筛选与汇聚系统，其特征在于：包括微型计算机、主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元、电源单元A、电源单元B，所述微型计算机通过以太网与主控单元连接，主控单元通过背板电接口采用I2C总线协议与时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元连接，所述时钟单元A、时钟单元B通过背板电接口连接三十二个前级单元和十六个后级单元，时钟单元B为备用时钟单元，三十二个前级单元、十六个后级单元、中间级单元A、中间级单元B通过背板电接口采用CML标准依次连接，中间级单元B为备用中间级单元；电源单元A、电源单元B为主控单元、时钟单元A、时钟单元B、三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元提供电源，电源单元B为备用电源单元；
微型计算机发指令给主控单元，主控单元分别控制三十二个前级单元、中间级单元A、中间级单元B、十六个后级单元对128个STM-64中的VC-4颗粒进行筛选与重组，重组后的信息经过64个STM-16输出；
每个前级单元有4个STM-64光输入界面和4个2.5G电输出界面连接到中间级单元，中间级单元有128个2.5G电输入界面和128个2.5G电输出界面，每个后级单元有8个2.5G电输入界面与中间级单元连接，以及4个2.5G光输出界面；
前级单元主要功能是完成256×64的VC-4颗粒度的高阶交叉，前级单元主要由4个XFP 10G光模块、4片10G界面Transceiver芯片VSC8479、2片FPGA组成，4路10G光信号经过光模块转换为电信号送入VSC8479，由VSC8479串行解串成16路622M并行信号，以SFI4.2界面送入FPGA，在FPGA内部完成同步数字体系（SDH）信号的协议解析和信号的高阶交叉，最后通过FPGA的高速Serdes界面以CML电平送入背板；
中间级单元主要功能是完成128×128的2.5G通道交叉，中间级单元主要由VITESS公司的VSC3144和一片C8051F020单片机组成，由单片机控制VSC3144的交叉连接；
后级单元的主要功能是完成128×64的VC-4颗粒精度的高阶交叉，后级单元主要由2片FPGA、4个2.5G SFP光模块组成，FPGA内部完成 同步数字体系（SDH）信号的成帧和高阶交叉，并通过FPGA提供的Serdes界面送入光模块。
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