CN102201816A - 并联的五旁路位全文自适应二进制算术编码解码器 - Google Patents

Abstract

一并联的五旁路位全文自适应二进制算术编码解码器包含一三旁路位解码器，其耦接一二旁路位解码器。该三旁路位解码器包含一第一输入端用以接收一比特流、一第二输入端用以接收多个范围值、一第一输出端用以输出一第一旁路位、一第二输出端用以输出一第二旁路位、一第三输出端用以输出一第三旁路位和一第四输出端用以输出一移位比特流。该二旁路位解码器包含一第一输入端用以接收该移位比特流、一第二输入端用以接收该多个范围值、一第一输出端用以输出一第四旁路位和一第二输出端用以输出一第五旁路位。

Description

并联的五旁路位全文自适应二进制算术编码解码器

技术领域

本发明涉及一种多位全文自适应二进制算术编码的解码器，特别是涉及一种并联的五旁路位全文自适应二进制算术编码解码器。

背景技术

全文自适应二进制算术编码(Context-adaptive Binary Arithmetic Coding，CABAC)解码算法是利用基本的连续运算去计算用于情境变量的范围、偏移和查阅表。全文自适应二进制算术编码解码的数据相依特性，导致在实时处理高清晰度影像时，全文自适应二进制算术编码解码须做每秒30亿次的运算，因此使全文自适应二进制算术编码解码很难达到高速解码。基本上，全文自适应二进制算术编码的位解码器包含一决定位解码器和一旁路位解码器，通过实验，可知所有位中的80％-90％位被编码成决定位，而其余位被编码成旁路位。虽然Jahanghir等发明人的美国专利第7,262,722号已揭示使用利用平行架构改善全文自适应二进制算术编码的效能的方法，但全文自适应二进制算术编码解码算法不像其它H.264/AVC标准的视讯解码工具，要利用平行架构去改善全文自适应二进制算术编码的效能并不容易。因为全文自适应二进制算术编码解码是使用连续顺序的解码，然而连续顺序的解码会使得全文自适应二进制算术编码解码成为H.264/AVC标准主要的瓶颈。

发明内容

本发明的一实施例提供一种并联的五旁路位全文自适应二进制算术编码解码器，其包含一三旁路位解码器，适当地耦接一二旁路位解码器。该三旁路位解码器包含一第一输入端用以接收一比特流、一第二输入端用以接收多个范围值、一第一输出端用以输出一第一旁路位、一第二输出端用以输出一第二旁路位、一第三输出端用以输出一第三旁路位和一第四输出端用以输出一移位比特流至该二旁路位解码器。该二旁路位解码器包含一第一输入端用以接收该移位比特流、一第二输入端用以接收该多个范围值、一第一输出端用以输出一第四旁路位和一第二输出端用以输出一第五旁路位。

该三旁路位解码器还包含一第一电路具有串联耦接的该第一输入端、一第一加法器、一第一多工器和该第一输出端；一第二电路并联于该第一电路，该第二电路具有串联耦接的该第二输入端、该第一加法器、该第一多工器和该第一输出端；一第三电路具有串联耦接的该第一输入端、一第二多工器、一第三多工器和该第二输出端，其中该第三多工器受该第一多工器的输出控制；一第四电路并联于该第三电路，该第四电路具有串联耦接的该第二输入端、一第二加法器、该第二多工器、该第三多工器和该第二输出端，其中该第二多工器受该第二加法器的输出控制；一第五电路并联于该第三电路，该第五电路具有串联耦接的该第一输入端、一第三加法器、一第四多工器、该第三多工器和该第二输出端；一第六电路并联于该第三电路，该第六电路具有串联耦接的该第二输入端、一第四加法器、该第四多工器、该第三多工器和该第六输出端，其中该第四多工器受该第四加法器的输出控制；一第七电路具有串联耦接的该第一输入端、一第五多工器、一第六多工器、一第七多工器和该第三输出端；一第八电路并联于该第七电路，该第八电路具有串联耦接的该第一输入端、一第五加法器、一第八多工器、一第九多工器、该第七多工器和该第三输出端，其中该三旁路位解码器的该第三多工器、该第五多工器和该第九多工器皆受到一相同讯号控制。

该二旁路位解码器包含一第一电路具有串联耦接的该第一输入端、一第一加法器、一第一多工器和该第一输出端；一第二电路并联于该第一电路，该第二电路具有串联耦接的该第二输入端、该第一加法器、该第一多工器和该第一输出端；一第三电路具有串联耦接的该第一输入端、一第二多工器、一第三多工器和该第二输出端，其中该第三多工器受该第一多工器的输出控制。

该二旁路位解码器还包含一第四电路并联于该第三电路，该第四电路具有串联耦接的该第二输入端、一第二加法器、该第二多工器、该第三多工器和该第二输出端，其中该第二多工器受该第二加法器的输出控制；一第五电路并联于该第三电路，该第五电路具有串联耦接的该第一输入端、一第三加法器、一第四多工器、该第三多工器和该第二输出端；一第六电路并联于该第三电路，该第六电路具有串联耦接的该第二输入端、一第四加法器、该第四多工器、该第三多工器和该第六输出端，其中该第四多工器受该第四加法器的输出控制。

附图说明

图1是视讯处理系统的示意图。

图2是说明适用于图1的视讯处理系统的串联旁路位解码器的示意图。

图3是本发明的一实施例说明并联的二旁路位解码器的示意图。

图4是本发明的另一实施例说明并联的三旁路位解码器的示意图。

图5是本发明的另一实施例说明并联的五旁路位解码器的示意图。

附图符号说明

10          视讯处理系统

11          视讯源

12          视讯处理器

13          视讯显示器

20          解码器

25、40      寄存器

35          决定位解码器

30、200     旁路位解码器

205         第一连结模块

207         第二连结模块

209         第三连结模块

211         第四连结模块

221、470    第一多工器

223、472    第二多工器

225、474    第三多工器

227、476    第四多工器

480         第五多工器

482         第六多工器

485        第七多工器

231、451   第一加法器

233、453   第二加法器

235、455   第三加法器

237、457   第四加法器

459        第五加法器

461        第六加法器

463        第七加法器

300        二旁路位解码器

305        BYPASS1_A

350        BYPASS2_B

315、380、385、390、415、430、440、435    多工器

310、365、360、355、410、426、424、422    加法器

400    三旁路位解码器

405    BYPASS1a

420    BYPASS2a

450    BYPASS3

500    五旁路位解码器

具体实施方式

图1是决定多位的位解码器(bin decoder)的视讯处理系统10的示意图。视讯处理系统10包含一视讯源11、一视讯处理器12和一视讯显示器13。视讯源11可以是已利用H.264/AVC标准进行压缩及/或编码的重制或传输的视讯讯号，其中H.264/AVC标准是采用全文自适应二进制算术编码(context-based adaptive binary arithmetic coding，CABAC)技术进行压缩及/或编码。视讯源11输出H.264/AVC讯号至视讯处理器12进行解码和重组成原始视讯讯号，完成后再藉由视讯处理器12输出至视讯显示器13以供使用者观看。

视讯处理器12可包含一处理器、一解码器20和一存储器。该处理器用以控制视讯处理器12的操作；解码器20用以对传来的视讯讯号进行解码；存储器用以暂存视讯讯号、用以储存在解码过程中所使用的数据及/或查阅表，以及用以当作工作区，除此之外，存储器也用作汇流区和视讯处理器12中不同部分的联结。另外，解码器20可包含一个或多个寄存器25、40，一决定位解码器(decision bin decoder)35，以及一旁路位解码器(bypassbin decoder)30。

图2是说明适用于图1的视讯处理系统10的串联的旁路位解码器200的示意图。在图2中，一第一连结模块205的输入端用以接收目前偏移和比特流中的n-1个位，而第一连结模块205的输出端耦接于一第一多工器221的第一输入端和一第一加法器231的第一输入端。第一连结模块205连结目前偏移和比特流中的n-1个位后，输出包含移位偏移和比特流中的n-1个位的一第一结果至第一多工器221；第一加法器231的第二输入端用以接收范围讯号，在第一加法器231中，第一结果将扣除范围讯号产生一第一差值，然后第一加法器231输出第一差值至第一多工器221的第二输入端，其中第一差值还输入至第一多工器221的控制输入端做为第一多工器221的控制讯号。

一第二连结模块207的第一输入端用以接收比特流中的n-2个位，第二连结模块207的第二输入端耦接于第一多工器221的输出端，用以接收第一多工器221输出的讯号，第二连结模块207的输出端耦接于一第二多工器223的第一输入端和一第二加法器233的第一输入端。第二连结模块207连结第一多工器221输出的讯号和比特流中的n-2个位后，输出一第二结果至第二多工器223；第二加法器233的第二输入端用以接收第一多工器221输出的第一差值，在第二加法器233中，第二结果将扣除第一差值产生一第二差值，然后第二加法器233输出第二差值至第二多工器223的第二输入端，其中第二差值还输入至第二多工器223的控制输入端做为第二多工器223的控制讯号。

一第三连结模块209的第一输入端用以接收比特流中的n-3个位，第三连结模块209的第二输入端耦接于第二多工器223的输出端，用以接收第二多工器223输出的讯号，第三连结模块209的输出端耦接于一第三多工器225的第一输入端和一第三加法器235的第一输入端。第三连结模块209连结第二多工器223输出的讯号和比特流中的n-3个位后，输出一第三结果至第三多工器225；第三加法器235的第二输入端用以接收第二多工器223输出的第二差值，在第三加法器235中，第三结果将扣除第二差值产生一第三差值，然后第三加法器235输出第三差值至第三多工器225的第二输入端，其中第三差值还输入至第三多工器225的控制输入端做为第二多工器223的控制讯号。

一第四连结模块211的第一输入端用以接收比特流中的n-4个位，第四连结模块211的第二输入端耦接于第三多工器225的输出端，用以接收第三多工器225输出的讯号，第四连结模块211的输出端耦接于一第四多工器227的第一输入端和一第四加法器237的第一输入端。第四连结模块211连结第三多工器225输出的讯号和比特流中的n-4个位后，输出一第四结果至第四多工器227；第四加法器237的第二输入端用以接收第三多工器225输出的第三差值，在第四加法器237中，第四结果将扣除第三差值产生一第四差值，然后第四加法器237输出第四差值至第四多工器227的第二输入端，其中第四差值还输入至第四多工器227的控制输入端做为第四多工器227的控制讯号。

如图2所示，串联过程可依设计考虑无限延伸。另外，也应明了，每循环旁路位解码器的数目和串联链的长度(图2虚线所示的关键路径)直接相关。

请参照图3。图3是本发明的一实施例说明并联的二旁路位解码器300的示意图。如图3所示，二旁路位解码器300包含一BYPASS1_A 305和一BYPASS2_B 350。BYPASS1_A 305与BYPASS2_B 350一起实现每循环解码二旁路位的结果。

在BYPASS1_A 305中，BYPASS1_A 305的第一输入端耦接于一多工器315的第一输入端和一加法器310的第一输入端，用以接收由一移位偏移值和比特流中的4个位连结后所产生一第一连结值，BYPASS1_A 305的第二输入端耦接于加法器310的第二输入端，用以接收范围值，BYPASS1_A 305的输出端耦接于多工器315的输出端。在加法器310中，第一连结值将扣除由加法器310的第二输入端所接收的范围值，然后多工器315的第二输入端接收加法器310输出的一差值。而多工器315的输出端用以输出bin1和offset1，亦即BYPASS1_A 305的输出端输出bin1和offset1。

在BYPASS2_B 350中，BYPASS2_B 350的第一输入端用以接收由一偏移二位值和比特流中的第三和第四位连结后所产生一第二连结值，BYPASS2_B 350的第二输入端用以接收范围值，BYPASS2_B 350的输出端耦接于多工器390的输出端。

一多工器380的第一输入端和一第一加法器365的第一输入端耦接于BYPASS2_B 350的第一输入端用以接收第二连结值。在第一加法器365中，第二连结值扣除第一加法器365的第二输入端所接收的范围值，产生一第一结果差值。多工器380的第二输入端和控制输入端耦接于第一加法器365的输出端，用以接收第一结果差值，根据第一结果差值是否大于一预定值，例如零，去决定切换多工器380输出的讯号。一第二加法器360的第一输入端耦接于BYPASS2_B 350的第一输入端用以接收第二连结值。在第二加法器360中，第二连结值扣除第二加法器360的第二输入端所接收的二位的范围值，产生一第二结果差值。多工器385的第一输入端耦接于第二加法器360的输出端，用以接收第二结果差值。一第三加法器355的第一输入端耦接于BYPASS2_B 350的第一输入端用以接收第二连结值。在一第三加法器355中，第二连结值扣除第三加法器355的第二输入端所接收的三位的范围值，产生一第三结果差值。多工器385的第二输入端和控制输入端耦接于第三加法器355的输出端，用以接收第三结果差值，根据第三结果差值是否大于一预定值，例如零，去决定切换多工器385输出的讯号。一多工器390的第一输入端接收多工器380输出的讯号，第二输入端接收多工器385输出的讯号，控制输入端接收BYPASS1_A 305的多工器315输出的讯号。根据BYPASS1_A 305的多工器315输出的讯号是否大于一预定值，例如零，去控制多工器390输出的讯号。而多工器390的输出端用以输出bin2和offset2，亦即BYPASS2_B 350的输出端输出bin2和offset2。

一二旁路位解码器和一三旁路位解码器的设计理念是相同的。根据以下方程序：

Off’1＝offset＜＜1+stream[4] 或 offset＜＜1+stream[4]-range    (1)

Off’2＝Off’1＜＜1+stream[3] 或 Off’1＜＜1+stream[3]-range    (2)

将Off’1代入到方程式(2)可得

Off’2＝{(offset＜＜1+stream[4])＜＜1+stream[3]或(offset＜＜1+stream[4]

-range)＜＜1+stream[3]

或{(offset＜＜1+stream[4])＜＜1+stream[3]}-range

或(offset＜＜1+stream[4]-range)＜＜1+stream[3]-range

Off’2＝offset＜＜2+stream[4:3]

或offset＜＜2+stream[4:3]-2*range

或offset＜＜2+stream[4:3]-1*range

或offset＜＜2+stream[4:3]-3*range

因此，可藉由off’1(bin1)选择Off’2(bin2)，产生比串联架构更快的频率。

请参照图4，图4是本发明的另一实施例说明一并联的三旁路位解码器400的示意图。如图4所示，三旁路位解码器400包含一BYPASS1a 405、一BYPASS2a 420和一BYPASS3 450。BYPASS1a 405和图3的BYPASS1_A305一样有相对应的组件和功能，其中BYPASS1a 405的第一输入端和BYPASS1_A 305的第一输入端一样，是用以接收由一移位偏移值和比特流中的4个位连结后所产生第一连结值，BYPASS1a 405的第二输入端和BYPASS1_A 305的第二输入端一样，用以接收范围值，BYPASS1a 405的输出端和BYPASS1_A 305的输出端一样输出bin1和offset1。图4的加法器410对应图3的加法器310，图4的多工器415则对应图3的多工器315，因此，不再赘述加法器410和多工器415的运作过程。

BYPASS2a 420和图3的BYPASS2_B 350一样有相对应的组件和功能，其中BYPASS2a 420的第一输入端和BYPASS2_B 350的第一输入端一样，用以接收由一偏移二位值和比特流中的第三和第四位后所产生第二连结值，BYPASS2a 420的第二输入端和BYPASS2_B 350的第二输入端一样，用以接收范围值，BYPASS2a 420的输出端和BYPASS2_B 350的输出端一样输出bin2和offset2。此外，BYPASS2a 420的加法器426、424和422对应于BYPASS2_B 350的加法器365、360和355；BYPASS2a 420的多工器430、440和435则对应于BYPASS2_B 350的多工器380、385和390。因此，不再赘述BYPASS2a 420的运作过程。

现在加入BYPASS3 450用以改善图3的二旁路位解码器300成为图4的三旁路位解码器400。BYPASS3 450的第一输入端用以接收由一移位偏移值和比特流中的第四至第二位连结后所产生一第三连结值。BYPASS3 450的第二输入端用以接收范围值，BYPASS3 450的输出端耦接于第七多工器485的输出端。

在BYPASS3 450中，一第一多工器470的第一输入端、一第一加法器451的第一输入端、一第二加法器453的第一输入端、一第三加法器455的第一输入端、一第四加法器457的第一输入端、一第五加法器459的第一输入端、一第六加法器461的第一输入端以及一第七加法器463的第一输入端耦接于BYPASS3 450的第一输入端用以接收第三连结值。

在第一加法器451中，第三连结值扣除第一加法器451的第二输入端所接收的一位的范围值，产生一第一差值。第一多工器470的第二输入端和控制输入端耦接于第一加法器451的输出端，用以接收第一差值，根据第一差值是否大于一预定值，例如零，去决定切换第一多工器470输出的讯号。

在第二加法器453中，第三连结值扣除第二加法器453的第二输入端所接收的二位的范围值，产生一第二差值。一第二多工器472的第一输入端耦接于第二加法器453的输出端，用以接收第二差值。在第三加法器455中，第三连结值扣除第三加法器455的第二输入端所接收的三位的范围值，产生一第三差值。第二多工器472的第二输入端和控制输入端耦接于第三加法器455的输出端，用以接收第三差值，根据第三差值是否大于一预定值，例如零，去决定切换第二多工器472输出的讯号。

在第四加法器457中，第三连结值扣除第四加法器457的第二输入端所接收的四位的范围值，产生一第四差值。一第三多工器474的第一输入端耦接于第四加法器457的输出端，用以接收第四差值。在第五加法器459中，第三连结值扣除第五加法器459的第二输入端所接收的五位的范围值，产生一第五差值。第三多工器474的第二输入端和控制输入端耦接于第五加法器459的输出端，用以接收第五差值，根据第五差值是否大于一预定值，例如零，去决定切换第三多工器474输出的讯号。

在第六加法器461中，第三连结值扣除第六加法器461的第二输入端所接收的六位的范围值，产生一第六差值。一第四多工器476的第一输入端耦接于第六加法器461的输出端，用以接收第六差值。在第七加法器463中，第三连结值扣除第七加法器463的第二输入端所接收的七位的范围值，产生一第七差值。第四多工器476的第二输入端和控制输入端耦接于第七加法器463的输出端，用以接收第七差值，根据第七差值是否大于一预定值，例如零，去决定切换第四多工器476输出的讯号。

一第五多工器480的第一输入端接收第一多工器470输出的讯号，第二输入端接收第二多工器472输出的讯号，控制输入端接收BYPASS1a 405的多工器415输出的讯号，根据BYPASS1a 405的多工器415输出的讯号是否大于一预定值，例如零，去控制第五多工器480输出的讯号。一第六多工器482的第一输入端接收第三多工器474输出的讯号，第二输入端接收第四多工器476输出的讯号，控制输入端接收BYPASS1a 405的多工器415输出的讯号，根据BYPASS1a 405的多工器415输出的讯号是否大于一预定值，例如零，去控制第六多工器482输出的讯号。一第七多工器485的第一输入端接收第五多工器480输出的讯号，第二输入端接收第六多工器482输出的讯号，控制输入端接收BYPASS2a 420的多工器435输出的讯号。而第七多工器485的输出端用以输出bin3和offset3，亦即BYPASS3450的输出端输出bin3和offset3。

请参照图5。图5是说明如何藉由耦合图4的三旁路位解码器400和图3的二旁路位解码器300去形成一并联的五旁路位解码器500的示意图。

如图5所示，三旁路位解码器400的输入端接收适当的比特流和范围值，三旁路位解码器400的输出端用以输出bin1、bin2、bin3和移位比特流。然后二旁路位解码器300的输入端接收移位比特流和范围值，而二旁路位解码器300的输出端用以输出bin4和bin5。

总结来说，传统的旁路位解码器是一具有冗长的运算路径以及容易实现的序列设计。本发明所提出的旁路位解码器能够改善传统的旁路位解码器具有冗长的运算路径的缺点，可节省大约40％的运算时间。例如，一传统的五旁路位解码器，其每循环解码五位的运算时间需要约6.66ns(150MHz)，但本发明的五旁路位解码器仅需要4ns(250MHz，Fujitsu 90nm制程)。

以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种并联的五旁路位全文自适应二进制算术编码解码器，包含：

一三旁路位解码器，具有一第一输入端用以接收一比特流，一第二输入端用以接收多个范围值，一第一输出端用以输出一第一旁路位，一第二输出端用以输出一第二旁路位，一第三输出端用以输出一第三旁路位，和一第四输出端用以输出一移位比特流；及

一二旁路位解码器，具有一第三输入端耦接于该三旁路位解码器的第四输出端，用以接收该移位比特流，一第四输入端用以接收该多个范围值，一第五输出端用以输出一第四旁路位，和一第六输出端用以输出一第五旁路位。

2.如权利要求1所述的解码器，其中该二旁路位解码器还包含：

一第一电路，具有串联耦接的该二旁路位解码器的第三输入端、一第一加法器、一第一多工器和该二旁路位解码器的第五输出端；及

一第二电路，并联于该第一电路，该第二电路具有串联耦接的该二旁路位解码器的第四输入端、该第一加法器、该第一多工器和该二旁路位解码器的第五输出端。

3.如权利要求2所述的解码器，其中该二旁路位解码器还包含：

一第三电路，具有串联耦接的该二旁路位解码器的第三输入端、一第二多工器、一第三多工器和该二旁路位解码器的第六输出端；

其中该第三多工器受该第一多工器输出的讯号控制。

4.如权利要求3所述的解码器，其中该二旁路位解码器还包含：

一第四电路，并联于该第三电路，该第四电路具有串联耦接的该二旁路位解码器的第四输入端、一第二加法器、该第二多工器、该第三多工器和该二旁路位解码器的第六输出端；

其中该第二多工器受该第二加法器输出的讯号控制。

5.如权利要求4所述的解码器，其中该二旁路位解码器还包含：

一第五电路，并联于该第三电路，该第五电路具有串联耦接的该二旁路位解码器的第三输入端、一第三加法器、一第四多工器、该第三多工器和该二旁路位解码器的第六输出端；及

一第六电路，并联于该第三电路，该第六电路具有串联耦接的该二旁路位解码器的第四输入端、一第四加法器、该第四多工器、该第三多工器和该二旁路位解码器的第六输出端；

其中该第四多工器受该第四加法器输出的讯号控制。

6.一种并联的五旁路位全文自适应二进制算术编码解码器，包含

一三旁路位解码器，具有一第一输入端用以接收一比特流，一第二输入端用以接收多个范围值，一第一输出端用以输出一旁路位，一第二输出端用以输出一旁路位，一第三输出端用以输出一旁路位，和一第四输出端用以输出一移位比特流；及

一二旁路位解码器，具有一第一输入端用以接收该移位比特流，一第二输入端用以接收该多个范围值，一第一输出端用以输出一旁路位，和一第二输出端用以输出一旁路位。

7.如权利要求6所述的解码器，其中该三旁路位解码器还包含：

一第一电路，具有串联耦接的该三旁路位解码器的第一输入端、一第一加法器、一第一多工器和该三旁路位解码器的第一输出端；及

一第二电路，并联于该第一电路，具有串联耦接的该三旁路位解码器的第二输入端、该第一加法器、该第一多工器和该三旁路位解码器的第一输出端。

8.如权利要求7所述的解码器，其中该三旁路位解码器还包含：

一第三电路，具有串联耦接的该三旁路位解码器的第一输入端、一第二多工器、一第三多工器和该三旁路位解码器的第二输出端；

其中该第三多工器受该第一多工器输出的讯号控制。

9.如权利要求8所述的解码器，其中该三旁路位解码器还包含：

一第四电路，并联于该第三电路，该第四电路具有串联耦接的该三旁路位解码器的第二输入端、一第二加法器、该第二多工器、该第三多工器和该三旁路位解码器的第二输出端；

其中该第二多工器受该第二加法器输出的讯号控制。

10.如权利要求9所述的解码器，其中该三旁路位解码器还包含：

一第五电路，并联于该第三电路，该第五电路具有串联耦接的该三旁路位解码器的第一输入端、一第三加法器、一第四多工器、该第三多工器和该三旁路位解码器的第二输出端；及

一第六电路，并联于该第三电路，具有串联耦接的该三旁路位解码器的第二输入端、一第四加法器、该第四多工器、该第三多工器和该三旁路位解码器的第二输出端；

其中该第四多工器受该第四加法器输出的讯号控制。

11.如权利要求10所述的解码器，其中该三旁路位解码器还包含：

一第七电路，具有串联耦接的该三旁路位解码器的第一输入端、一第五多工器、一第六多工器、一第七多工器和该三旁路位解码器的第三输出端；及

一第八电路，并联于该第七电路，该第八电路具有串联耦接的该三旁路位解码器的第一输入端、一第五加法器、一第八多工器、一第九多工器、该第七多工器和该三旁路位解码器的第三输出端。

12.如权利要求11所述的解码器，其中该三旁路位解码器的该第三多工器的控制输入端、该第五多工器的控制输入端和该第九多工器的控制输入端耦接于该第一多工器的输出端，该第一多工器输出的讯号用以控制该第三多工器、该第五多工器和该第九多工器。

13.如权利要求12所述的解码器，其中该三旁路位解码器的该第七多工器的控制输入端耦接于第三多工器的输出端，该第三多工器输出的讯号用以控制该第七多工器。

14.如权利要求13所述的解码器，其中该二旁路位解码器还包含：

一第一电路，具有串联耦接的该二旁路位解码器的第一输入端、一第一加法器、一第一多工器和该二旁路位解码器的第一输出端；及

一第二电路，并联于该第一电路，该第二电路具有串联耦接的该二旁路位解码器的第二输入端、该第一加法器、该第一多工器和该二旁路位解码器的第一输出端。

15.如权利要求14所述的解码器，其中该二旁路位解码器还包含：

一第三电路，具有串联耦接的该二旁路位解码器的第一输入端、一第二多工器、一第三多工器和该二旁路位解码器的第二输出端；

其中该第三多工器受该第一多工器输出的讯号控制。

16.如权利要求15所述的解码器，其中该二旁路位解码器还包含：

一第四电路，并联于该第三电路，该第四电路具有串联耦接的该二旁路位解码器的第二输入端、一第二加法器、该第二多工器、该第三多工器和该二旁路位解码器的第二输出端；

其中该第二多工器受该第二加法器输出的讯号控制。

17.如权利要求16所述的解码器，其中该二旁路位解码器还包含：

一第五电路，并联于该第三电路，该第五电路具有串联耦接的该二旁路位解码器的第一输入端、一第三加法器、一第四多工器、该第三多工器和该二旁路位解码器的第二输出端；及

一第六电路，并联于该第三电路，该第六电路具有串联耦接的该二旁路位解码器的第二输入端、一第四加法器、该第四多工器、该第三多工器和该二旁路位解码器的第六输出端；

其中该第四多工器受该第四加法器输出的讯号控制。

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