CN102194498A - 一种基于fpga的数字化语音存储与回放系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的数字化语音存储与回放系统，以ALTRA公司EP1C12Q240C8FPGA作为主控芯片，借助EDA技术，利用8位A/D转换器ADC0809和SRAMIS61LV5128来实现语音信号的采集与存储，利用8位D/A转换器DAC0832和低通滤波器将数字语音信号还原为模拟语音信号，从而实现语音的存储和回放功能。本系统具有设计快速，调试方便，系统噪声低，语音回放效果好、抗干扰能力强等优点，可广泛应用于日常生活。同时可扩展SRAM，增加语音存储时间，满足不同用户的要求。

Description

一种基于FPGA的数字化语音存储与回放系统

所属领域

本发明属于电子技术领域，特别是属于数字音频信息存储、播放领域。

背景技术

传统的磁带语音录放系统因其体积大，使用不便，在电子与信息处理的使用中受到许多限制.本发明提出的体积小巧，功耗低的的数字化语音存储与回放系统，完全可以替代磁带系统，数字化语音存储和回放系统的基本原理是对语音的录音与放音的数字控制，其中关键技术在于：为了增加语音存储的时间，提高存储器的利用率，采用了非失真的压缩算法对语音信号进行压缩后再存储，在回放时再进行解压缩，对输入语音信号进行数字滤波以抑制杂音和干扰，从而确保了语音回放的质量。目前基于单片微机的语音系统的应用越来越广泛，如电脑语音钟、语音型数字万用表、手机话费查询系统、排队机、监控系统语音报警以及公共汽车报站器等等。本发明是一种基于FPGA的数字化语音存储与回放系统，是一套智能语音录放系统，实现了语音的分段录取、组合回放，通过软件进行控制。

发明内容

本发明所涉及的系统分为3个状态：待机状态，录音状态和回放状态，分别由三个按键(RESET，RECORD，PLAY)控制进入。系统主要由A/D转换器ADC0809、D/A转换器DAC0832、静态存储器SRAM IS61LV5128和FPGA控制器组成。其中控制器为本系统核心，在录音状态时控制ADC0809采集模拟语音信号，并将采集到的数据存储于IS61LV5128；回放状态时读取SRAM中存储的数字语音信号并利用DAC0832转换为模拟语音信号，系统总体框图如图1所示。

本发明中主要分为前向同道和后项通道，前向通道主要完成语音信号的采集及存储，后向通道完成语音信号的读取和回放。前向通道主要包括话筒及其放大电路、自动增益放大电路、带通滤波电路、A/D转换电路；后向通道包括D/A转换电路、低通滤波电路和功率放大电路。

本发明的话筒采用驻极体话筒，它具有体积小、结构简单、电声性能好、价格低的特点。它的输出电平一般为几十毫伏左右，经过放大电路使其电压幅度达到2V左右。系统采用两级高输入阻抗同向放大电路，R2用来调节驻极体话筒的工作点，前一级增益A1＝1+R4/R3，后一级增益A2＝1+R7/R6。前一级主要起隔离和阻抗匹配的作用，而第二级主要完成电压的放大，电路原理图如图2所示。在本电路中R9和C5组成无源滤波器，对输入信号进行初滤波，D1，R13，C6组成包络检波电路，将运放输出的交流语音信号转换成直流信号。输出音频信号的电压量通过R12反馈到运放的负端，反馈电压在R10上产生压降，而R10作用于工作在可变电阻区的场效应管的栅极，从而通过控制UGD来改变场效应管的导通电阻，达到改变放大倍数的目的。当信号强度强时自动减小放大倍数，信号弱时自动增大放大倍数，电路如图3所示。

本发明带有通滤波电路，声音信号由话筒经放大电路转换成电压信号后，必须经过带通滤波器除去杂波。本系统中带通滤波器由二阶高通滤波器和二阶低通滤波器组成，根据语音信号的范围，选择通带范围为300Hz～3.4kHz。这个带通滤波器既可以保证语音信号通过，又可以消除采样信号的谐波成分，电路如图4所示。

上限截止频率

下限截止频率

品质因素：

存储系统SRAM连接电路如图5所示，所使用的IS61LV5128是美国芯成半导体公司生产的静态SRAM，其容量为512K×8bit，在本系统中主要用于存储采样得到的数字语音信号。本发明的A/D转换器采用TI公司生产的ADC0809，其分辨率为八位，时钟范围为640KHz～1280KHz，为了达到8KHz的采样频率，FPGA为其提供750KHz的时钟信号。由于ADC0809不能对双极性信号进行采样，转换范围只能在0V～5V，为了保证语音信号不失真，在进行A/D转换之前，应先利用同相比例放大电路给信号提供一个2.5V的偏置，A/D转换电路如图6所示，由图可知，运放输出电压

本发明的后向通路中，D/A转换电路的DAC转换器采用国家半导体公司生产的DAC0832，它为8位双极型电流驱动数模转换器。在此利用两级运放电路将电流信号转换为电压信号，连接电路如图7所示：

其输出电压

低通滤波器设计，由于经D/A转换后的模拟语音信号主要含有因采样引入的高次谐波成分，使得产生的模拟信号为阶梯波，所以需在后面添加一级低通滤波，滤除引入的高次谐波成分。在此，选用截止频率为4KHz的二阶低通滤波器，其电路如图8所示：

其上限截止频率为

本发明音频功率放大电路，从低通滤波器输出的语音信号功率较小，需经过功率放大电路放大后才能送给扩音器播放，在此选择国家半导体公司生产的LM386音频功率放大器对模拟语音信号放大，连接电路如图9所示。

本发明的软件系统设计方面，软件主要负责整个系统的状态控制并产生各模块需要的控制信号。系统总共分为三个状态，按照状态机设计模式划分如下：

待机状态：不录音不放音，设有复位键，按下后SRAM的地址计数器清空，A/D转换器和D/A转换器停止工作。

录音状态：设有录音键，按下后进入，控制部分向ADC0809输出一个频率为750KHz的时钟信号和一个8K的采样信号START，使得采样率保持在100us，同时向计数器输出一个与START同步的CLK信号。将计数器的计数值作为SRAM的地址，在每次A/D转换结束时产生一个结束信号，用此信号作为SRAM的片选和写入信号，即可按照地址递增的顺序将采集到的数字语音信号存入SRAM。再次按下RESET键表示录音结束，当录音结束或计数器溢出时系统产生录音停止信号CO，然后系统进入待机状态。

回放状态：设有回放键PLAY，按下后进入，控制部分向计数器输出与START同频率的CLK信号，保证存储与回放的节奏一致，同时给SRAM递增的地址信号，DAC开始工作，把SRAM输出的数字语音信号转换成模拟语音信号，再通过后向通道达到语音回放的目的。再次按下RESET键时进入待机状态。系统软件信号流向图如图10所示。软件流程图如图11所示，FPGA的控制模块软件设计如图12所示。图13是FPGA时序图。系统调试证明，本发明噪声低，语音回放效果好、抗干扰能力强，各方面性能优越。

附图说明

图1系统总体框图

图2音频信号前级放大电路

图3音频信号自动增益控制电路

图4音频信号带通滤波器电路

图5IS61LV5128连接电路

图6ADC0809连接电路

图7DAC0832连接电路

图8二阶低通滤波器连接电路

图9音频功率放大器连接电路

图10系统软件信号流向图

图11软件流程图

图12FPGA控制模块软件设计图

图13FPGA时序图

具体实施方式

本发明的主要系统设计如发明内容中描述，本发明的系统程序的实现方面

分频程序：

library ieee；

use ieee.std_logic_1164.all；

entity fen is port(clk:in std_logic；

clkfen:out std_logic)；

endfen；

architecture fen_arc of fen is

begin

process(clk)

variable cnt:integer range 0 to 89；

begin

if clk′event and clk＝′1′then

if cnt＝89then

cnt:＝0；

clkfen＜＝′1′；

else

cnt:＝cnt+1；

clkfen＜＝′0′；

end if；

end if；

end process；

end fen_arc；

主程序：

library ieee；--state

use ieee.std_logic_1164.all；

entity state1 is

port(clk:in std_logic；

clk2:in std_logic；

co:in std_logic；--count′s co

reset:in std_logic；

rec:in std_logic；

play:in std_logic；

eoc:in std_logic；

start:out std_logic；--ad

Aoe:out std_logic；--ad

Swe:out std_logic；--sram

Scs:out std_logic；--sram

Dcs:out std_logic；--da chip select

cn:out std_logic；--count′s clk

creset:out std_logic)；--count′s reset

end statel；

architecture a of state1 is

type states is(st0，st1，st2)；

signal current_state，next_state:states:＝st0；

begin

TM:process(reset，clk)

begin

if reset＝′1′or co＝′1′then

current_state＜＝st0；

elsif clk′event and clk＝′1′then

current_state＜＝next_state；

end if；

end process；

COM：

process(play，rec，current_state，eoc，co)

begin

case current_state is

when st0＝＞start＜＝′0′；Aoe＜＝′0′；Scs＜＝′1′；Dcs＜＝′1′；cn＜＝′0′；--wait

creset＜＝′1′；

if rec＝′1′then

next_state＜＝st1；

elsif play＝′1′then

next_state＜＝st2；

else

next_state＜＝st0；

end if；

when st1＝＞Aoe＜＝′1′；Dcs＜＝′1′；--record

Swe＜＝not eoc；

Scs＜＝not eoc；

cn＜＝clk2；

creset＜＝′0′；

start＜＝clk2；

if play＝′1′then

next_state＜＝st2；

elsif rec＝′0′then--full

next_state＜＝st0；

else

next_state＜＝st1；

end if；

when st2＝＞start＜＝′0′；Aoe＜＝′0′；Scs＜＝′0′；Swe＜＝′1′；Dcs＜＝′0′；--play

cn＜＝clk2；

creset＜＝′0′；

if rec＝′1′then

next_state＜＝st1；

elsif play＝′0′then

next_state＜＝st0；

else

next_state＜＝st2；

end if；

end case；

end process；

end a；

Claims (5)

1.一种基于FPGA的数字化语音存储与回放系统，包括语音存储系统、软件控制系统、语音回放系统，其主要特征在于

2.根据权利要求1所述的基于FPGA的数字化语音存储与回放系统，其主要特征在于：以ALTRA公司EP1C12Q240C8 FPGA作为主控芯片，借助EDA技术，利用8位A/D转换器ADC0809和SRAM IS61LV5128来实现语音信号的采集与存储；

3.根据权利要求1所述的基于FPGA的数字化语音存储与回放系统，其主要特征在于：利用8位D/A转换器DAC0832和低通滤波器将数字语音信号还原为模拟语音信号，从而实现语音的存储和回放功能；

4.根据权利要求1所述的基于FPGA的数字化语音存储与回放系统，其主要特征在于：采用FPGA为系统提供750KHz的时钟信号；

5.根据权利要求1所述的基于FPGA的数字化语音存储与回放系统，其主要特征在于：可扩展SRAM，以增加语音存储时间，满足不同用户的要求。

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