CN102169717A

CN102169717A - 一种具有数据处理功能的存储器装置

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Publication number: CN102169717A
Application number: CN 201110117038
Authority: CN
Inventors: 郝亨福
Original assignee: Xian Sinochip Semiconductors Co Ltd
Current assignee: Xian Unilc Semiconductors Co Ltd
Priority date: 2011-05-06
Filing date: 2011-05-06
Publication date: 2011-08-31
Anticipated expiration: 2031-05-06
Also published as: CN102169717B

Abstract

本发明提供一种具有数据处理功能的存储器装置，包括存储阵列及逻辑单元；所述逻辑单元接收所述存储阵列输入的数据，进行处理后再存入所述存储阵列中。本发明一种存储器装置，通过在存储器中设置能够对存储阵列输入其中的数据进行预处理的逻辑单元，充分利用系统内大量闲置的存储单元，在存储器内部就可以进行数据处理，减少微处理器或微控制器与存储器之间的数据传输量，提高整个系统的计算效率。

Description

一种具有数据处理功能的存储器装置

【技术领域】

本发明涉及计算机技术领域，特别涉及一种存储器装置。

【背景技术】

存储器或可作为独立芯片，这些芯片包括存储阵列和地址及命令编码，数据传输及电源供给所需的外围设备。这些独立芯片的功能只限于数据存储及检索。到目前为止没有数据处理功能。

需储存大量数据的逻辑芯片有时通过嵌入存储器实现，即在同一硅片上集成存储器阵列作为逻辑电路。这样做在电流消耗及数据吞吐量方面占有优势，因为逻辑电路与存储器之间的通信不必在芯片之间通过连线发送。所有逻辑单元内的数据处理与存储器阵列是分离的，这里存储阵列的功能只限于数据存储及检索。

逻辑芯片领域存在两个主要概念：为特定用途设计的ASIC(专用集成电路)，通过硬件电路实现大部分或所有功能；ASIC允许最快速的执行同时具有最大的芯片集成度，但需要专门设计，仅能够用于有限的领域，同时成本较高。FPGA(现场可编程门阵列)和其他类型的门阵列有时可替代ASIC。FPGA由小逻辑单元，运算器、寄存器链、PLL(锁相环)，时钟发生器等组成，因为高度可配置因此可广泛适用于不同的应用中。配置通过编程查找表和使能多路复用器实现，配置数据将被存入FPGA自带的存储器/寄存器。与ASIC相比，FPGA较慢，结构简单，同时其灵活性的增加是以速度和面积的降低为代价的。因FPGA是利用寄存器或存储器编程的，其功能可多次重新编程，甚至当芯片的一些部分处于运行和激活状态时，逻辑部分可以被重新编程。因此，对于需要实现的结果，可以进行“定制的”配置。

通过高效的并行执行指令(因为硬件是可配置的，硬件可根据特殊用途进行最优配置；与固化的处理器相比，它能更好的解决问题)，如今的FPGA计算能力更强(达到甚至超过了最新一代的英特尔处理器)，但是它只有有限的存储容量(寄存器和/或随机存取存储器组件)。对于需要处理大量数据的应用时，FPGA可配备一个或多个与外部独立的存储设备相互链接的存储接口。

【发明内容】

本发明提供一种具有数据处理功能的存储器装置，其能够在存储器阵列中进行数据预处理，降低数据总线上的通信量，提高整个系统的计算效率。

为了实现上述目的，本发明采用如下技术方案：

一种具有数据处理功能的存储器装置，包括存储阵列及逻辑单元；所述逻辑单元接收所述存储阵列输入的数据，进行处理后再存入所述存储阵列中。

本发明更进一步的改进是：所述存储器装置还包括一数据总线，所述数据总线通过连线电性连接所述存储阵列，所述连线上设有控制连线导通或断开的开关；所述逻辑单元通过数据线电性连接所述存储阵列，所述数据线上设有控制数据线导通或断开的开关。

本发明更进一步的改进是：所述存储器装置还包括若干次级灵敏放大器；所述次级灵敏放大器电性连接所述存储阵列；所述逻辑单元通过数据线电性连接至少一个次级灵敏放大器和存储阵列；所述数据总线通过连线电性连接对应的次级灵敏放大器和存储阵列；连线上的开关设置于数据总线与次级灵敏放大器之间；数据线上的开关设置于逻辑单元与次级灵敏放大器之间。

本发明更进一步的改进是：所述连线上的开关与所述数据线上的开关不同时闭合。

本发明更进一步的改进是：所述存储器装置还包括时序发生器，所述时序发生器用于控制所述连线上的开关和所述数据线上的开关的打开或闭合。

本发明更进一步的改进是：所述逻辑单元包括算术逻辑单元、内部寄存器、控制单元、配置寄存器及数据接口；所述算术逻辑单元连接所述数据接口、配置寄存器、控制单元和内部寄存器；所述控制单元连接所述内部寄存器、配置寄存器和数据接口；所述配置寄存器连接所述内部寄存器。

本发明更进一步的改进是：所述逻辑单元包括多个；所述数据接口包括连接对应次级灵敏放大器的数据接口和连接相邻逻辑单元的数据接口。

本发明更进一步的改进是：所述存储装置还包括行译码器和列译码器；所述存储阵列包括若干存储单元，所述存储单元通过对应的字线连接所述行译码器；所述存储单元通过对应的列选择线连接所述列译码器；所述次级灵敏放大器连接对应的存储单元。

本发明更进一步的改进是：所述时序发生器连接所述列译码器和行译码器；所述时序发生器输出指令给行译码器，控制行译码器激活对应的字线；所述时序发生器输出指令给列译码器，控制列译码器激活对应的列选择线。

本发明更进一步的改进是：所述逻辑单元为功能固化的逻辑单元或可配置的逻辑单元。

与现有技术相比，本发明具有以下优点：本发明一种具有数据处理功能的存储器装置，通过在存储器中设置能够对存储阵列输入其中的数据进行预处理的逻辑单元，充分利用系统内大量闲置的存储单元，在存储器内部就可以进行数据处理，减少微处理器或微控制器与存储器之间的数据传输量，提高整个系统的计算效率；在次级灵敏放大器与数据总线以及次级灵敏放大器与逻辑单元之间设置开关，通过控制开关的打开与闭合可以实现存储器的正常读写，或者实现逻辑单元的预处理数据功能；逻辑单元为功能固化和逻辑单元或可配置的逻辑单元，可以根据实际计算要求通过外部配置接口对逻辑单元进行配置。

【附图说明】

图1是现有标准DRAM存储器的结构示意图；

图2是本发明存储器装置的结构示意图；

图3是本发明存储器装置的一种优选的逻辑单元的结构示意图；

图4是本发明存储器装置的结构示意图，其中时序发生器被显示出。

【具体实施方式】

下面结合附图对发明做进一步详细描述。

请参阅图1所示，现有的动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)通常为存储单元的二维阵列。通过激活字线WL(Word line)挑选存储阵列的一部分，即一页。然后通过选择列选择线(Column-Select-Line，CSL)选定页面的特定单元。被CSL选定的单元由源自次级灵敏放大器(Secondary Sense-Amps，SSA)的数据线读出或写入存储阵列。每个存储阵列都有自己的控制逻辑，控制WL及CSL的激活时间，从而控制从存储阵列的读出和写入数据的流量及时间。

请参阅图2所示，为本发明一种具有数据处理功能的存储器装置的示意图。本发明紧挨存储阵列的次级灵敏放大器，增加可配置的逻辑单元。

该存储器装置的存储阵列与数据线相连，因此可从次级灵敏放大器将数据传至逻辑单元，逻辑单元处理后并传回至存储阵列。

请参阅图2所示，开关被插入在次级灵敏放大器和数据总线之间。一个额外的开关使能连接被加在次级灵敏放大器和逻辑单元之间。这些开关允许次级灵敏放大器连接到全局数据线(即数据总线，对于正常的读和写)或连接到逻辑单元(对于数据处理)。

数个次级灵敏放大器可能被连接到一个逻辑单元(例如：四个次级灵敏放大器对应一个逻辑单元)。对于具体的实现，数个可能是指从一个(一个次级灵敏放大器对应一个逻辑单元)到所有的次级灵敏放大器(所有的次级灵敏放大器对应一个逻辑单元)。

逻辑单元可包含(但不限于)移位寄存器，寄存器、加法器、累加器、乘法器、更复杂的运算器、移入及移出至邻近逻辑单元的装置、多路复用器、组合逻辑查找表等。

来自存储阵列的数据有两种用途，即对逻辑单元进行设置或作为将在这些逻辑单元中要被处理的数据。通过整个逻辑单元中的控制线可显示这些模块是处于设置状态还是处于数据处理状态。设置数据可用于(但不限于)转换多路复用器，启动/禁止寄存器、设置运算器操作模式、配置组合逻辑，编程查找表等。

本发明的另一个实施例中，逻辑单元为固化连接，没有配置选项存在。其中一个运算实例是，逻辑单元能够设置从存储阵列读取的数据总数。在每次执行从存储阵列读出数据(一般每次64位...256位)到次级灵敏放大器的过程中，这里，它将通过由系统时钟计时的逻辑单元。逻辑单元将累积数据并把它们存储在逻辑单元的寄存器中。随后的写入可通过灵敏放大器从逻辑单元将最终结果传送至存储阵列。

与当前市面上的商品存储器相比，逻辑单元是存储阵列中惟一增加的电路。根据具体要求，逻辑单元可以简单，更紧凑，只包含固定功能。根据特定的需求，它们能够非常复杂且高度可配置。本发明涉及所有可能的情况。

如果逻辑单元可重新配置，可利用一个特殊接口编程或者在以上描述的特殊编程模式下，通过从次级灵敏放大器/数据线中拷贝数据，对其进行编程。

为了将新功能的地址编入存储阵列，需要额外的控制电路及序列发生器功能。如上所述，标准存储器通常包含存储体模块的单独控制结构，以确定激活，读取和写入命令的时间。这些控制结构将通过序列发生器+指令/编码/序列发生器存储器+时钟扩展允许执行附加指令。

指令可能包括(但不限于/并非所有实施方案均要求执行所有指令)：

-循环；

-根据数据总线值的分支；

-程序结束；

-字线激活；

-字线预充电；

-从一个字线拷贝至另一个字线，初级灵敏放大器被字线共用(先激活一个字线，然后激活另一个字线)；

-读取；

-写入；

-配置逻辑单元所需的特殊读取；

-激活逻辑单元中的配置数据(激活拷贝数据)；

-逻辑单元的时钟没有接入到存储阵列；

-逻辑单元指令(例如，左移、右移等)。

请参阅图3所示，为本发明逻辑单元的一种结构(该逻辑单元具有很多种结构，本发明不做一一描述)；它包括一个算术逻辑单元(Arithmetic Logic Unit，ALU)、内部寄存器、一个控制单元、配置寄存器以及接收和输出数据接口。它能够作为一个简单的CPU去工作。控制单元从时序发生器以及系统时钟接收指令，连接ALU、内部寄存器、配置寄存器及三个数据接口。每个时钟对应一个指令设置，这个指令设置被接收、译码、发送到其它的单元并被执行。系统时钟可以被控制单元控制。

数据接口存在于次级灵敏放大器以及相邻的逻辑单元中；包括接收单元(RCV)和发送驱动单元(DRV)。控制单元控制这些接口。它既能接收(锁存)数据也能发送数据。另外的触发器也能被控制与时钟同步接收或发送数据，或者延迟数据几个周期。到邻近逻辑单元的接口能够实现移位操作或允许ALU处理位数更宽的数据(例如：ALU对于加法命令的编程，到次级灵敏放大器的接口是8位宽，此时，可以传递给下一个逻辑单元以实现16位宽的数据操作)。

额外的内部寄存器能够被用作存储ALU操作、执行多种运算在发送数据给次级灵敏放大器和存储阵列前执行多种运算的结果。ALU和内部寄存器的相互作用可以被控制单元控制(这是与其他的CPU类似的，如一个命令A+B-＞B，寄存器A与寄存器B相加，结果存储在寄存器B中)。

配置寄存器能够被用作逻辑单元的前配置。数据存储在这些配置寄存器中，通过逻辑单元被用来实现一定的功能。例如配置输入输出先入先出FIFO(first in first out)模块的深度和操作、配置连接临近逻辑单元的接口操作、配置ALU等等。配置寄存器能够通过分离的接口被编程(例如：通过专用外部JTAG接口，把数据的转移到逻辑单元)或者它们能够从存储整列中读取(之前已有的解决方案)。对于后者，通过控制逻辑特殊的配置命令被执行。数据被从次级灵敏放大器读出和被ALU从接口转移到配置寄存器。

请参阅图4所示，显示了时序发生器的功能。时序发生器是基本的控制单元，它确保存储阵列和逻辑单元能够同步工作。为了有效地执行编程和实现数据预处理，对于字线的选择(命令加地址)，列线的选择(命令加地址)它必须能够发送命令给存储阵列；和发送给开关决定是否从阵列中读数据或写数据给阵列。

更进一步，从次级灵敏放大器到全局数据线路径上或到逻辑单元的开关必须能够被控制。最后，命令必须能被发送给逻辑单元。

如果逻辑单元被正确的配置和时序发生器编程被合适的写入，一个复杂的操作被执行是容易理解的。

序发生器的存储器中得到储存时序发生器的译码命令，译码命令决定发送译码指令给存储阵列、开关和逻辑单元。

时序发生器的存储器没有显示在图片中。它是一个基本的分离的存储器，它里面存储有所有的时序发生器指令。它是一个新的模块，在标准的DRAM中没有出现和使用。它以压缩的格式包含线性的操作指令(一个时钟周期对应一个指令)，但是它也包含循环操作(例如：对于特定的存储单元执行特定的计算)。这将包含多个WL和CSL。在时序发生器的存储器中，对于每一个例子，仅仅写一次要求的指令，然后循环的通过每个WL和每个CSL，执行相同的代码。

序列发生器的存储模块可由存储设备(闪存，静态随机存储器)进行固化编码(只读存储器)或编程。如果序列发生器存储模块可编程，可利用独立于存储器接口的额外接口编写程序，或通过通用寄存器或标准存储器写入、读取编程(例如使用扩展的地址空间)。

通过由上述某接口进行写入的寄存器，用户可了解序列发生器状态的和/或计算结果。

采用上述接口在寄存器中设置特定状态可开始运行序列发生器或通过外部存储器接口地址和/或数据总线的触发运行序列发生器(可以通过访问不同存储模块的特定地址触发)。

序列发生器存储模块的编程可与内存访问同时或独立进行。

在发明中，设置于次级灵敏放大器与数据总线之间的开关和设置于次级灵敏放大器与逻辑单元之间的开关受时序发生器的控制，时序发生器产生的信号能够控制设置于次级灵敏放大器与数据总线之间的开关和设置于次级灵敏放大器与逻辑单元之间的开关的打开或关闭，从而控制次级灵敏放大器连接数据总线或逻辑单元。

时序发生器控制设置于次级灵敏放大器与逻辑单元之间的开关闭合实现次级灵敏放大器连接对应的逻辑单元；时序发生器控制设置于次级灵敏放大器与逻辑单元之间的开关打开实现次级灵敏放大器与对应的逻辑单元断开。

时序发生器控制设置于次级灵敏放大器与数据总线之间的开关闭合实现次级灵敏放大器连接数据总线；时序发生器控制设置于次级灵敏放大器与数据总线之间的开关打开实现次级灵敏放大器与数据总线断开。

时序发生器控制设置于次级灵敏放大器与数据总线之间的开关和设置于次级灵敏放大器与逻辑单元之间的开关，可以使本发明存储器装置实现正常读写，或逻辑进出。

正常读：数据被次级灵敏放大器放大，并被发送给数据总线；

正常写：来自数据总线的数据通过次级灵敏放大器写入存储阵列。

逻辑进：数据被次级灵敏放大器放大并被发送给逻辑单元；

逻辑出：来自逻辑单元的数据通过次级灵敏放大器写入存储阵列。

本发明序列发生器与临近/连接至次级读出放大器的可设置逻辑单元的结合，使我们能在存储体中直接进行位数更宽的计算。

本发明一种存储器装置适用于所有类型的存储器(动态随机存取存储器(DRAM)，静态随机存储器(SRAM)，闪存等)。此存储器装置可向下兼容已存在的几代内存芯片及接口，因此适用于目前所有使用内存的应用中。

本发明中的电路可将通常由处理器或微控制器执行的多个功能移入存储器。由于许多系统都使用大量内存芯片(例如：服务器)，而且在既定时刻内大部分存储器都是闲置的，因此利用这些闲置的芯片计算可显著提高整个系统的计算效率(运算器越多，数据总线上的通信量越少)。

Claims

1.一种具有数据处理功能的存储器装置，其特征在于：

包括存储阵列及逻辑单元；

所述逻辑单元接收所述存储阵列输入的数据，进行处理后再存入所述存储阵列中。

2.如权利要求1所述一种具有数据处理功能的存储器装置，其特征在于：

所述存储器装置还包括一数据总线，所述数据总线通过连线电性连接所述存储阵列，所述连线上设有控制连线导通或断开的开关；

所述逻辑单元通过数据线电性连接所述存储阵列，所述数据线上设有控制数据线导通或断开的开关。

3.如权利要求2所述一种具有数据处理功能的存储器装置，其特征在于：

所述存储器装置还包括若干次级灵敏放大器；

所述次级灵敏放大器电性连接所述存储阵列；

所述逻辑单元通过数据线电性连接至少一个次级灵敏放大器和存储阵列；

所述数据总线通过连线电性连接对应的次级灵敏放大器和存储阵列；

连线上的开关设置于数据总线与次级灵敏放大器之间；

数据线上的开关设置于逻辑单元与次级灵敏放大器之间。

4.如权利要求2或3所述一种具有数据处理功能的存储器装置，其特征在于：所述连线上的开关与所述数据线上的开关不同时闭合。

5.如权利要求3所述一种具有数据处理功能的存储器装置，其特征在于：所述存储器装置还包括时序发生器，所述时序发生器用于控制所述连线上的开关和所述数据线上的开关的打开或闭合。

6.如权利要求3所述一种具有数据处理功能的存储器装置，其特征在于：所述逻辑单元包括算术逻辑单元、内部寄存器、控制单元、配置寄存器及数据接口；所述算术逻辑单元连接所述数据接口、配置寄存器、控制单元和内部寄存器；所述控制单元连接所述内部寄存器、配置寄存器和数据接口；所述配置寄存器连接所述内部寄存器。

7.如权利要求6所述一种具有数据处理功能的存储器装置，其特征在于：所述逻辑单元包括多个；所述数据接口包括连接对应次级灵敏放大器的数据接口和连接相邻逻辑单元的数据接口。

8.如权利要求4所述一种具有数据处理功能的存储器装置，其特征在于：所述存储装置还包括行译码器和列译码器；所述存储阵列包括若干存储单元，所述存储单元通过对应的字线连接所述行译码器；所述存储单元通过对应的列选择线连接所述列译码器；所述次级灵敏放大器连接对应的存储单元。

9.如权利要求8所述一种具有数据处理功能的存储器装置，其特征在于：所述时序发生器连接所述列译码器和行译码器；所述时序发生器输出指令给行译码器，控制行译码器激活对应的字线；所述时序发生器输出指令给列译码器，控制列译码器激活对应的列选择线。

10.如权利要求1、2、3、5、6、7、8、9中任一项所述一种具有数据处理功能的存储器装置，其特征在于：所述逻辑单元为功能固化的逻辑单元或可配置的逻辑单元。