CN102142612B - 可抑制谐波的小型化片上天线 - Google Patents
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Abstract
一种无线通信技术领域的可抑制谐波的小型化片上天线，由一个一维的电磁带隙结构及一根片上偶极子天线构成，电磁带隙一端与偶极子天线相连，另一端作为差分馈电端，电磁带隙结构是一维的差分的慢波结构，由下而上依次为：硅衬底、二氧化硅及金属顶层结构。本发明具有较高的集成性，可采用标准CMOS工艺制备，可用于无线互连进行片上或片间无线数据传输。
Description
技术领域
本发明涉及的是一种无线通信技术领域的装置，具体是一种可抑制谐波的小型化片上天线。
背景技术
随着高速与射频集成电路的发展，芯片速度越来越高，面积越来越小，而传统金属互连线的寄生电阻、寄生电容及寄生电感问题日趋严重，其造成的RC延时、IR压降、CV2f功耗及线间串扰将成为制约高速电路及射频电路发展的瓶颈。因此，近几年来，无线互连作为解决互连线极限问题的一种方案被提出。如B. A. Floyd等提出并设计的片上无线时钟分配系统(IEEE J. Solid-State Circuits, vol. 37,no. 5, pp. 534–552, May 2002)及Y. P Zhang等提出的WCAN(Wireless Chip Area Net无线片上局域网)( Asia–PacificMicrowave Conf., 2004)概念等。
无线互连技术主要是将无线通信的理论与技术应用于互连线领域，采用各种无线通信中使用的无线数据传输方式，用无线代替有线，采用片上天线及收发电路作为收发数据的端口，在芯片内部或者芯片间进行相应的数据传输，部分的解决或缓解了金属互连线存在的主要问题。
无线互连技术的需求推动了CMOS片上天线技术的研究。随着CMOS技术的迅速发展，CMOS晶体管的截止频率和最大功率增益频率将在2015年达到500GHz和700GHz(2007 International Technology Roadmapfor Semiconductors. SIA)。最近报道的基于硅技术的毫米波集成电路(ISSCC IEEE International, pp.14 - 315,315a, Feb.2009等)也在积极的进行研发中。因此，采用CMOS技术集成片上天线变得越来越可行。一些采用CMOS工艺制作的与标准CMOS工艺兼容的片上天线也在积极的研究中，如K. Kim 等提出的片上集成天线(IEDMTechnical Digest. International, pp.485 – 488，Dec. 2000)等。由于先进工艺的CMOS制备费用昂贵及片上无线互连技术的要求，片上天线的尺寸必须小型化，谐波抑制等性能指标必须提高。
发明内容
本发明针对现有技术存在的上述不足，提供一种可抑制谐波的小型化片上天线，在极大地减小片上天线尺寸的同时，抑制了三次谐波，从而更大程度上满足了无线互连片上天线的性能要求。
本发明是通过以下技术方案实现的，本发明由一个电磁带隙结构及一根片上偶极子天线构成，其中：电磁带隙一端与偶极子天线相连，另一端作为差分馈电端。
所述的电磁带隙结构是一维的差分的慢波结构，由下而上依次由硅衬底、二氧化硅及金属顶层结构组成。
所述的偶极子天线的长度小于1/3介质波长，宽度小于1/5介质波长，采用差分馈电。
所述的硅衬底的厚度为300μm，电阻率为10Ω·cm～30Ω·cm。
本发明通过具体实施方案比较了工作在同一中心频率的本实验制备的可抑制谐波的小型化片上天线与普通片上偶极子天线的尺寸及回损特性，证明了本发明的小型化特性及谐波抑制特性。
本发明的片上缝隙天线具有较高的集成性，并可采用标准的CMOS工艺制备，具有与标准CMOS工艺相兼容的特性，解决了现有制造片上天线的工艺技术兼容问题，并具有相对低廉的价格优势；可用于无线互连技术，实现片上或片间信号的无线传输。
附图说明
图1为本发明采用的硅工艺结构剖面图；
图2为在金属顶层上制备本发明可抑制谐波的小型化天线；
图3为本发明所采用的电磁带隙的结构详图；
图4为采用与本发明实施方案相同的工艺方法制备的普通片上偶极子天线结构图；
图5为本发明可抑制谐波的小型化片上天线的仿真辐射方向图；
图中：(a)为 E-面(
)辐射方向图，(b) 为H-面 (
)辐射方向图；
图6为本发明可抑制谐波的小型化片上天线仿真的反射系数(S11)；
图7为本发明所采用的电磁带隙结构仿真的传输系数(S21)；
图8为采用与本发明实施方案相同的工艺方法制备的普通片上偶极子天线仿真的反射系数(S11)；
图中：1硅衬底、2二氧化硅层、3金属顶层、4偶极子天线、5电磁带隙、6金属焊盘结构示意图、7电感结构、8电容结构。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
如图1所示，本实施例中的芯片硅衬底1的厚度为300μm，电阻率为10Ω·cm～30Ω·cm。在硅衬底上生长一层厚度为6μm的二氧化硅层2用于绝缘；在二氧化硅层上生长用于制备天线的金属顶层结构3。
所述的金属顶层结构3为片上天线的制备层，该金属层厚度为0.9μm，在该金属层上分别制备一根包含具有宽阻带和小型化特性的电磁带隙结构的可抑制三次谐波的小型化片上天线(图2)及一根普通的片上偶极子天线(图4)。
本实施例的小型化片上天线尺寸为1.4mm×0.228mm，采用差分馈电，其中电磁带隙结构5（图3）的尺寸为0.424mm×0.208mm，而与电磁带隙一端相连接的为长1.4mm，宽0.02mm的偶极子天线4。
用于与该谐波抑制的小型化片上天线比较的为长2.64mm，宽0.02mm的普通片上偶极子天线(图4)。
本实施例中的两根天线均工作在24GHz。如图1所示，所述的可抑制谐波的小型化片上天线长度小于1/3介质波长，宽度小于1/5介质波长。
图5为本实施例中可抑制谐波的小型化片上天线的仿真辐射方向图，其中，(a)为 E-面()辐射方向图，(b) 为H-面 (
)辐射方向图。从图5中可以看出，由于半导体硅衬底的存在，导致了片上天线的辐射增益较低。
图6为本实施例的可抑制谐波的片上天线仿真的反射系数(S11)，图8为本实施例中普通的片上天线的仿真结果显示。通过图2与图4的结构比较及图6与图8的仿真结果比较可得：本实施例中的两根片上天线均谐振在24GHz，而可抑制谐波的小型化片上天线(图2)三次谐波得到极大的抑制，同时比普通的片上偶极子天线(图4)长度减小了1.24mm。说明了本发明的优越性。
图7为本实施例中可抑制谐波的小型化片上天线中电磁带隙结构传输系数(S21)的仿真结果。从仿真结果可以看出，该电磁带隙结构(图3)在70GHz附近具有带阻特性，从而进一步证明了本发明的小型化片上天线的三次谐波抑制特性。
Claims (8)
1.一种可抑制谐波的小型化片上天线，由一个电磁带隙结构及一根片上偶极子天线构成，其中：电磁带隙一端与偶极子天线相连，另一端作为差分馈电端，其特征在于：
所述的小型化片上天线形成在由下而上依次由硅衬底、二氧化硅及金属顶层结构组成的硅工艺结构上，其中：金属顶层结构为小型化片上天线的制备层；
所述的电磁带隙结构的电感部分形状为一维的差分慢波结构。
2.根据权利要求1所述的可抑制谐波的小型化片上天线，其特征是，所述的偶极子天线的长度小于1/3介质波长，宽度小于1/5介质波长，采用差分馈电。
3.根据权利要求1所述的可抑制谐波的小型化片上天线，其特征是，所述的硅衬底的厚度为300μm，电阻率为10Ω·cm～30Ω·cm。
4.根据权利要求1所述的可抑制谐波的小型化片上天线，其特征是，所述的二氧化硅层的厚度为6μm。
5.根据权利要求1所述的可抑制谐波的小型化片上天线，其特征是，所述的金属顶层结构的厚度为0.9μm。
6.根据权利要求1所述的可抑制谐波的小型化片上天线，其特征是，所述的电磁带隙结构的尺寸为0.424mm×0.208mm。
7.根据权利要求1或2所述的可抑制谐波的小型化片上天线，其特征是，所述的偶极子天线的尺寸为长1.4mm，宽0.02mm。
8.一种根据上述任一权利要求所述小型化片上天线的制备方法，其特征在于，采用CMOS工艺实现。
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