CN102123280B - 解码方法及解码装置 - Google Patents

Abstract

一种解码方法及解码装置，用于输入视频比特流，解码方法包含：解码第一比特流中的第一图像；在第一比特流中的第二图像的第一解码操作所需的解码数据已从解码第一图像获取之后，执行第一解码操作；以及在第二比特流中的第一图像的第二解码操作所需的解码数据已从解码第一图像获取之后，执行第二解码操作，其中，解码第一比特流中的第二图像的时间周期与解码第二比特流中的第一图像的时间周期在时间上是重叠的。所述解码方法及解码装置，通过使用并行处理机制，可改善输入视频比特流的总体解码性能。

Description

解码方法及解码装置

技术领域

本发明有关于解码输入视频比特流(bitstream)，特别有关于获得从先前图像获取的需要的解码数据之后使用并行处理机制以解码输入视频比特流中包含的不同比特流中的图像的解码方法与解码装置。

背景技术

研发三维(three-dimensional，3D)视频显示(presentation)技术以改善终端用户(end-user)的观赏娱乐。举例而言，设计(devise)三维眼镜与三维显示设备以实现三维视频内容的播放(playback)。对于三维视频内容，其通常通过使用不同摄影机从而捕获不同视图的图像来产生。然后编码被捕获的不同视图的图像以产生分别对应于不同视图的多个比特流。对于传统解码程序，通常采用顺序处理机制以根据解码次序逐个解码图像，从而产生不同视图的重建图像。然而，上述使用顺序处理机制的解码程序效率十分低下。

发明内容

为解决以上技术问题，特提供以下技术方案：

本发明实施方式提供一种输入视频比特流的解码方法，输入视频比特流包含第一比特流与第二比特流，第一比特流与第二比特流中的每一个包含多个图像，输入视频比特流的解码方法包含：解码第一比特流中的第一图像；在第一比特流中的第二图像的第一解码操作所需的解码数据已从解码第一图像获取之后，执行第一解码操作；以及在第二比特流中的第一图像的第二解码操作所需的解码数据已从解码第一图像获取之后，执行第二解码操作，其中，第一比特流包含用于三维视频显示的第一视图的多个图像，第二比特流包含用于三维视频显示的第二视图的多个图像，并且解码第一比特流中的第二图像的时间周期与解码第二比特流中的第一图像的时间周期在时间上是重叠的。

本发明实施方式另提供一种输入视频比特流的解码装置，输入视频比特流包含第一比特流与第二比特流，第一比特流与第二比特流中的每一个包含多个图像，输入视频比特流的解码装置包含：输入存储器，用于存储输入视频比特流；输出存储器，用于存储输入视频比特流的解码结果；以及解码电路，耦接于输入存储器与输出存储器之间，用于解码第一比特流中的第一图像；在第一比特流中的第二图像的第一解码操作所需的解码数据已从解码第一图像获取之后，执行第一解码操作；以及在第二比特流中的第一图像的第二解码操作所需的解码数据已从解码第一图像获取之后，执行第二解码操作，其中，第一比特流包含用于三维视频显示的第一视图的多个图像，第二比特流包含用于三维视频显示的第二视图的多个图像，并且解码第一比特流中的第二图像的时间周期与解码第二比特流中的第一图像的时间周期在时间上是重叠的。

本发明实施方式另提供一种输入视频比特流的解码方法，输入视频比特流包含第一比特流与第二比特流，第一比特流与第二比特流中的每一个包含多个图像，输入视频比特流的解码方法包含：解码第一比特流中的第一图像；解码第二比特流中的第一图像；在第一比特流中的第二图像的第一解码操作所需的解码数据已从解码第一比特流中的第一图像与第二比特流中的第一图像获取之后，执行第一解码操作；以及在第二比特流中的第二图像的第二解码操作所需的解码数据已从解码第一比特流中的第一图像与第二比特流中的第一图像获取之后，执行第二解码操作，其中，第一比特流包含用于三维视频显示的第一视图的多个图像，第二比特流包含用于三维视频显示的第二视图的多个图像，并且解码第一比特流中的第二图像的时间周期与解码第二比特流中的图像的时间周期在时间上是重叠的。

本发明实施方式另提供一种输入视频比特流的解码装置，输入视频比特流包含第一比特流与第二比特流，第一比特流与第二比特流中的每一个包含多个图像，输入视频比特流的解码装置包含：输入存储器，用于存储输入视频比特流；输出存储器，用于存储输入视频比特流的解码结果；以及解码电路，耦接于输入存储器与输出存储器之间，用于解码第一比特流中的第一图像；解码第二比特流中的第一图像；在第一比特流中的第二图像的第一解码操作所需的解码数据已从解码第一比特流中的第一图像与第二比特流中的第一图像获取之后，执行第一解码操作；以及在第二比特流中的第二图像的第二解码操作所需的解码数据已从解码第一比特流中的第一图像与第二比特流中的第一图像获取之后，执行第二解码操作，其中，第一比特流包含用于三维视频显示的第一视图的多个图像，第二比特流包含用于三维视频显示的第二视图的多个图像，并且解码第一比特流中的第二图像的时间周期与解码第二比特流中的第二图像的时间周期在时间上是重叠的。

以上所述的解码方法及解码装置，通过使用并行处理机制以在从先前图像获取的需要的解码数据之后解码输入视频比特流中包含的不同比特流中的图像，可改善输入视频比特流的总体解码性能。

附图说明

图1是根据本发明一个实施方式的解码装置的方框图。

图2是输入视频比特流的示意图。

图3是输入视频串流中包含的第一比特流与第二比特流传送的图像的解码次序的示意图。

图4是图1中所示的解码电路的第一个实施方式的示意图。

图5是图1中所示的解码电路的第二实施方式的示意图。

图6是具有图5中所示的架构的第一示例解码电路的示意图。

图7是图6中所示的解码电路的示例操作的示意图。

图8是具有图5中所示的架构的第二示例解码电路的简化示意图。

图9是图8中所示的解码电路的示例操作的示意图。

图10是图1中所示的解码电路的第三实施方式的示意图。

具体实施方式

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在说明书及权利要求书中所提及的“包含”为开放式的用语，因此，应解释成“包含但不限定在”。此外，“耦接”一词在这里包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接在第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。

本发明的概念是采用并行处理机制以加速至少包含第一比特流与第二比特流的输入视频比特流的解码程序。举例而言，第一比特流的解码不需参考从解码第二比特流获取的解码数据，以及第二比特流的解码是通过参考从解码第一比特流获取的解码数据。在一个实施方式中，第一比特流包含用于三维视频显示的第一视图的图像，第二比特流包含用于三维视频显示的第二视图的图像。更确切而言，输入视频比特流遵守多视图编码(multi-viewcoding，以下简称为MVC)标准。具体细节将在下文详细描述。

图1是根据本发明一个实施方式的解码装置的方框图。示例解码装置100包含，但不限于，输入存储器102、解码电路104、以及输出存储器106。解码装置100用于解码至少包含第一比特流S1与第二比特流S2的输入视频比特流S_IN。第一比特流S1与第二比特流S2中的每一个包含多个待解码的图像。图2是输入视频比特流S_IN的示意图。如图2中所示，第一比特流S1包含一个帧内编码(intra-coded)图像(以下简称为I-图像)I0、多个预测图像(以下简称为P-图像)P1与P4、以及多个双向预测(bi-predictive)图像(以下简称为B-图像)B2与B3，且第二比特流S2包含多个P-图像P5与P7、以及多个B-图像B6与B9。根据示例输入次序，图像I0、P1、B2、B3、P4、P5、B6、P7、P8、以及B9经由输入视频比特流S_IN被顺序传送。在本实施方式中，第一比特流S1的解码不依靠从解码第二比特流S2产生的解码数据；然而，第二比特流S2的解码依靠从解码第一比特流S1产生的解码数据。通过示例的方式，输入视频比特流S_IN遵守MVC标准，但此并非限定，其中，携带用于三维视频显示的第一视图的图像的第一比特流S1因其独立解码特性(charcteristic)可被称(termed)为基础视图(base-view)比特流，且携带用于三维视频显示的第二视图的图像的第二比特流S2因其依赖解码特性可被称为依赖视图(dependent-view)比特流。然而，上述描述仅用于说明的目的，并非作为本发明的限定。亦即，解码电路104采用的本发明提出的示例解码机制可被应用至任意输入比特流，其中不同比特流分别具有独立解码特性与依赖解码特性，及/或分别包含用于三维视频显示的不同视图的图像。

输入存储器102用于存储输入视频比特流S_IN。输出存储器106用于存储输入视频比特流S_IN的解码结果S_OUT。解码电路104耦接于输入存储器102与输出存储器106之间，用于解码经由输入存储器102缓冲的输入视频比特流S_IN，从而产生包含不同视图的重建图像的解码结果S_OUT至输出存储器106。请参考图3，图3是输入视频串流S_IN中包含的第一比特流S1与第二比特流S2传送的图像的解码次序的示意图。如上文所述，第一比特流S1的解码不依靠从解码第二比特流S2产生的解码数据，而第二比特流S2的解码依靠从解码第一比特流S1产生的解码数据。对于第一比特流S1的解码，P-图像P1的解码可以参考从解码I-图像I0获取的解码数据，B-图像B2的解码可以参考从解码P-图像P1获取的解码数据，B-图像B3的解码可以参考从解码B-图像B2获取的解码数据，以及P-图像P4的解码可以参考从解码B-图像B3获取的解码数据。对于第二比特流S2的解码，P-图像P5的解码可以参考从解码I-图像I0获取的解码数据，B-图像B6的解码可以参考从解码P-图像P1与P5获取的解码数据，P-图像P7的解码可以参考从解码B-图像B2与B6获取的解码数据，P-图像P8的解码可以参考从解码B-图像B3与P-图像P7获取的解码数据，以及B-图像B9的解码可以参考从解码P-图像P4与P8获取的解码数据。本发明的一个技术特征为，当解码第一比特流(例如基础视图比特流)S1中的图像与第二比特流(例如依赖视图比特流)S2中的另一图像时，解码电路104可以采用并行处理机制。举例而言，解码电路104首先解码第一比特流S1中的I-图像I0。在第一比特流S1中的P-图像P1的解码操作所需的解码数据从解码I-图像I0获取之后，解码电路104执行P-图像P1的解码操作。另外，在第二比特流S2中的P-图像P5的解码操作所需的解码数据从解码I-图像I0获取之后，解码电路104执行P-图像P5的解码操作。在本实施方式中，解码第一比特流S1中的P-图像P1的时间周期与解码第二比特流S2中的P-图像P5的时间周期在时间上是重叠的。这样，由于并行处理机制被应用于解码P-图像P1与P5，因P-图像P1不必等待P-图像P5结束解码操作之后再开始解码操作，P-图像P1与P5的解码性能可以被有效改善。在一个实施方式中，P-图像P1的解码操作与P-图像P5的解码操作可以在通过解码I-图像I0以获得完整重建图像之后开始。然而，上述描述仅用于说明的目的，并非作为本发明的限定。亦即，只要从解码I-图像I0获取需要的解码数据，P-图像P1与P-图像P5中的任何一个可以开始解码操作。

对于第一比特流S1与第二比特流S2中的后续图像的解码，仍可使用并行处理机制。在下文的描述中，将B-图像B2与B6的解码作为示例。

在B-图像B2的解码操作所需的解码数据从解码第一比特流S1中的P-图像P1与第二比特流S2中的P-图像P5获取之后，解码电路104执行B-图像B2的解码操作。另外，在B-图像B6的解码操作所需的解码数据从解码第一比特流S1中的P-图像P1与第二比特流S2中的P-图像P5获取之后，解码电路104执行B-图像B6的解码操作。在本实施方式中，解码第一比特流S1中的B-图像B2的时间周期与解码第二比特流S2中的B-图像B6的时间周期在时间上是重叠的。类似地，由于并行处理机制被应用于解码P-图像P1与P5，因B-图像B2不必等待B-图像B6结束解码操作之后再开始解码操作，B-图像B2与B6的解码性能可以被有效改善。在一个实施方式中，B-图像B2的解码操作可以在通过解码P-图像P1以获得完整重建图像之后开始。此外，B-图像B6的解码操作可以在通过解码P-图像P5以获得完整重建图像之后开始。然而，上述描述仅用于说明的目的，并非作为本发明的限定。亦即，只要从解码P-图像P1与P5获取需要的解码数据，B-图像B2与B-图像B6中的任何一个可以开始解码操作。

简而言之，输入视频比特流S_IN的总体解码性能因解码电路104支持并行处理机制而被改善。为清楚起见，下文提供解码电路104的可行实施方式。

图4是图1中所示的解码电路104的第一个实施方式的示意图。解码电路104包含第一解码器402与第二解码器404。举例而言，在第一比特流S1中的P-图像P1的解码操作所需的解码数据从解码I-图像I0获取之后，第一解码器402执行P-图像P1的解码操作以获取对应的重建图像。另外，在第二比特流S2中的P-图像P5的解码操作所需的解码数据从解码I-图像I0获取之后，第二解码器404执行P-图像P5的解码操作以获取对应的重建图像。类似地，在第一比特流S1中的B-图像B2的解码操作所需的解码数据从解码P-图像P1与P5获取之后，第一解码器402执行B-图像B2的解码操作以获取对应的重建图像；另外，在第二比特流S2中的B-图像B6的解码操作所需的解码数据从解码P-图像P1与P-图像P5获取之后，第二解码器404执行B-图像B6的解码操作以获取对应的重建图像。因两个单独的硬件解码器在物理上(physically)实现于解码电路104中，故并行处理机制可以应用于第一比特流S1中的一个图像与第二比特流S2中的另一图像的解码操作。

图5是图1中所示的解码电路104的第二实施方式的示意图。解码电路104包含多个解码单元，该多个解码单元中的第一解码单元502专用于执行第一解码功能，第二解码单元504专用于执行第二解码功能，以及第三解码单元506同样专用于执行第二解码功能。请注意，图5中所示的三个解码单元仅用于说明的目的。对于P-图像P1的解码操作，其至少具有第一解码步骤与第二解码步骤。类似地，对于P-图像P5的解码操作，其至少具有第三解码步骤与第四解码步骤。在P-图像P1与P5的解码操作所需的解码数据从解码I-图像I0获取之后，第一解码单元502通过执行第一解码功能顺序处理第一解码步骤与第三解码步骤，第二解码单元504通过执行第二解码功能处理第二解码步骤，以及当第二解码单元504处理第二解码步骤时，第三解码单元506通过执行第二解码功能处理第四解码步骤。

考虑另一情况，B-图像B2的解码操作至少具有第一解码步骤与第二解码步骤，以及B-图像B6的解码操作至少具有第三解码步骤与第四解码步骤。在B-图像B2与B6的解码操作所需的解码数据从解码P-图像P1与P5获取之后，第一解码单元502通过执行第一解码功能顺序处理第一解码步骤与第三解码步骤，第二解码单元504通过执行第二解码功能处理第二解码步骤，以及当第二解码单元504处理第二解码步骤时，第三解码单元506通过执行第二解码功能处理第四解码步骤。

简而言之，因两个单独的专用于执行同样功能的硬件解码单元在物理上实现于解码电路104中，故并行处理机制可以应用于第一比特流S1中的一个图像与第二比特流S2中的另一图像的解码操作。

图6是具有图5中所示的架构的解码电路的第一示例示意图。解码电路600包含熵解码单元(例如变长解码器)602、反量化/反变换(inversequantization/inversetransform，以下简称为IQ/IT)单元604、重建单元606、解块(deblocking)单元608、缓冲器610(其可以嵌入在图1中的输出存储器106中)、以及多个预测单元612与620。解码电路600与传统解码器的主要区别是解码电路600中多个预测单元的实施。预测单元612包含用于帧间预测(inter-prediction)的运动补偿(motioncompensation，以下简称为MC)电路614、用于帧内预测的帧内预测器(intra-predictor)616、以及复用器618，其中复用器618用于从MC电路614与帧内预测器616的输出中选择一个作为其对重建单元606的输出。类似地，预测单元620包含MC电路622、帧内预测器624、以及复用器626。H.264/AVC领域技术人员可以容易理解图6中所示的各方框的操作与功能，故为简便起见在此不再赘述。请注意，预测单元620与预测单元612相同。换而言之，预测单元612与620具有相同功能，因此均可充当图5中所示的第二解码单元504与第三解码单元506的角色。另外，在本实施方式中，熵解码单元602可以充当图5中所示的第一解码单元502的角色。因此，熵解码单元602分别对第一比特流S1与第二比特流S2中的两个图像(例如P1与P5，或B2与B6)顺序执行熵解码操作。然后，预测单元612与预测单元620分别为上述两个图像产生预测结果。

在预测解码为性能瓶颈(bottleneck)的情况下，使用多个预测单元以改善解码性能。请参考图7，图7是图6中所示的解码电路600的示例操作的示意图。D_P1代表通过熵解码单元602对P-图像P1执行熵解码操作的时间周期，D_B2代表通过熵解码单元602对B-图像B2执行熵解码操作的时间周期，D_P5代表通过熵解码单元602对P-图像P5执行熵解码操作的时间周期，以及D_B6代表通过熵解码单元602对B-图像B6执行熵解码操作的时间周期。另外，P_P1代表通过预测单元612对P-图像P1执行预测操作的时间周期，P_B2代表通过预测单元612对B-图像B2执行预测操作的时间周期，P_P5代表通过预测单元620对P-图像P5执行预测操作的时间周期，以及P_B6代表通过预测单元620对B-图像B6执行预测操作的时间周期。如图7所示，因多个预测单元的实施，允许时间周期P_P1与P_P5在时间上重叠；此外，因多个预测单元的实施，允许时间周期P_B2与P_B6在时间上重叠。

图8是具有图5中所示架构的解码电路的第二示例简化示意图。解码电路800包含熵解码单元(例如变长解码器)802与803、IQ/IT单元804、重建单元806、解块单元808、缓冲器810(其可以嵌入在图1中的输出存储器106中)、以及预测单元812。解码电路800与传统解码器的主要区别是解码电路800中多个预测单元的实施。预测单元812包含用于帧间预测的MC电路814、用于帧内预测的帧内预测器816、以及复用器818，其中复用器818用于从MC电路814与帧内预测器816的输出中选择一个作为其对重建单元806的输出。H.264/AVC领域技术人员可以容易理解图8中所示的各方块的操作与功能，故为简便起见在此不再赘述。请注意，熵解码单元803与熵解码单元802相同。换而言之，熵解码单元802与熵解码单元803具有相同功能，因此均可充当图5中所示的第二解码单元504与第三解码单元506的角色。另外，在本实施方式中，预测单元812可以充当图5中所示的第一解码单元502的角色。因此，熵解码单元802与803分别对第一比特流S1与第二比特流S2中的两个图像(例如P1与P5，或B2与B6)执行熵解码操作。然后，预测单元812为上述两个图像顺序执行预测操作。

在熵解码为性能瓶颈的情况下，使用多个熵解码单元以改善解码性能。请参考图9，图9是图8中所示的解码电路800的示例操作的示意图。D_P1’代表通过熵解码单元802对P-图像P1执行熵解码操作的时间周期，D_B2’代表通过熵解码单元802对B-图像B2执行熵解码操作的时间周期，D_P5’代表通过熵解码单元803对P-图像P5执行熵解码操作的时间周期，以及D_B6’代表通过熵解码单元803对B-图像B6执行熵解码操作的时间周期。另外，P_P1’代表通过预测单元812对P-图像P1执行预测操作的时间周期，P_B2’代表通过预测单元812对B-图像B2执行预测操作的时间周期，P_P5’代表通过预测单元812对P-图像P5执行预测操作的时间周期，以及P_B6’代表通过预测单元812对B-图像B6执行预测操作的时间周期。如图9所示，因多个熵解码单元的实施，允许时间周期D_P1’与D_P5’在时间上重叠；此外，因多个熵解码单元的实施，允许时间周期D_B2’与D_B6’在时间上重叠。

图10是图1中所示的解码电路104的第三实施方式的示意图。解码电路104通过包含第一核心1002与第二核心1004的多核心(multi-core)处理器1000实施。多核心处理器1000可程序化为以实现图4中所示的架构。举例而言，在第一比特流S1中的P-图像P1的解码操作所需的解码数据从解码I-图像I0获取之后，第一核心1002程序化为以充当第一解码器402的角色而执行P-图像P1的解码操作从而产生对应的重建图像。另外，在第二比特流S2中的P-图像P5的解码操作所需的解码数据从解码I-图像I0获取之后，第二核心1004程序化为以充当第二解码器404的角色而执行P-图像P5的解码操作从而产生对应的重建图像。类似地，在第一比特流S1中的B-图像B2的解码操作所需的解码数据从解码P-图像P1与P5获取之后，第一核心1002程序化为以充当第一解码器402的角色而执行B-图像B2的解码操作从而产生对应的重建图像。另外，在第二比特流S2中的B-图像B6的解码操作所需的解码数据从解码P-图像P1与P5获取之后，第二核心1004程序化为以充当第二解码器404的角色而执行B-图像B6的解码操作从而产生对应的重建图像。

或者，多核心处理器1000可程序化为以实现图5中所示的架构。如上文所述，P-图像P1的解码操作至少具有第一解码步骤与第二解码步骤，以及P-图像P5的解码操作至少具有第三解码步骤与第四解码步骤。因此，在P-图像P1与P5的解码操作所需的解码数据从解码I-图像I0获取之后，第一核心1002程序化为以充当第一解码器502的角色而通过执行第一解码功能以处理第一解码步骤与第三解码步骤，并且第一核心1002也程序化为以充当第二解码器504的角色而通过执行第二解码功能以处理第二解码步骤；以及，当第一核心1002程序化为以通过执行第二解码功能处理第二解码步骤时，第二核心1004程序化为以充当第三解码器506的角色而通过执行第二解码功能处理以第四解码步骤。

考虑B-图像B2的解码操作至少包含第一解码步骤与第二解码步骤，以及B-图像B6的解码操作至少包含第三解码步骤与第四解码步骤的另一情况。因此，在B-图像B2与B6的解码操作所需的解码数据从解码P-图像P1与P5获取之后，第一核心1002程序化为以充当第一解码单元502的角色而通过执行第一解码功能以处理第一解码步骤与第三解码步骤，并且第一核心1002也程序化为以充当第二解码单元504的角色而通过执行第二解码功能以处理第二解码步骤；以及，当第一核心1002程序化为以通过执行第二解码功能处理第二解码步骤时，第二核心1004程序化为以充当第三解码单元506的角色而通过执行第二解码功能以处理第四解码步骤。

虽然本发明已以较佳实施方式揭露如上，然其并非用于限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应以权利要求所界定的范围为准。

Claims (11)

1.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第一图像的第二解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第一图像的时间周期在时间上是重叠的；

其中，该第一解码操作中包含第一解码步骤与第二解码步骤；该第二解码操作中包含第三解码步骤与第四解码步骤；以及该解码电路包含：第一解码单元，专用于执行第一解码功能，其中该第一解码单元通过执行该第一解码功能顺序处理该第一解码步骤与该第三解码步骤；第二解码单元，专用于执行第二解码功能；以及第三解码单元，专用于执行该第二解码功能，其中当该第二解码单元通过执行该第二解码功能处理该第二解码步骤时，该第三解码单元通过执行该第二解码功能处理该第四解码步骤。

2.如权利要求1所述的输入视频比特流的解码装置，其特征在于，该第一解码单元为熵解码单元，以及该第二解码单元与该第三解码单元分别为预测单元。

3.如权利要求1所述的输入视频比特流的解码装置，其特征在于，该第一解码单元为预测单元，以及该第二解码单元与该第三解码单元分别为熵解码单元。

4.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第一图像的第二解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第一图像的时间周期在时间上是重叠的；

其中，该解码电路更包含：熵解码单元，用于分别对该第一比特流中的图像与该第二比特流中的图像顺序执行熵解码操作；重建单元，用于通过不同视图重建图像；以及多个预测单元，用于为该第一比特流中的该图像与该第二比特流中的该图像分别产生预测结果。

5.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第一图像的第二解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第一图像的时间周期在时间上是重叠的；

其中该解码电路更包含：多个熵解码单元，其中，该多个熵解码单元中的每一个用于对该第一比特流中的图像与该第二比特流中的图像中的一个执行熵解码操作；重建单元，用于通过不同视图重建三维图像；以及预测单元，用于为该第一比特流中的该图像与该第二比特流中的该图像顺序产生预测结果。

6.如权利要求4或5所述的输入视频比特流的解码装置，其特征在于，该预测单元更包含：

用于帧间预测的运动补偿电路、用于帧内预测的帧内预测器、以及用于从该运动补偿电路与该帧内预测器的多个输出中选择一个作为对该重建单元的输出的复用器。

7.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第一图像的第二解码操作所需的解码数据已从解码该第一比特流中的第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第一图像的时间周期在时间上是重叠的；

其中该第一解码操作之中涉及第一解码步骤与第二解码步骤；该第二解码操作之中涉及第三解码步骤与第四解码步骤；以及该解码电路为多核心处理器，包含：第一核心，程序化为以通过执行第一解码功能以顺序处理该第一解码步骤与该第三解码步骤；以及第二核心，程序化为以当该第一核心通过执行第二解码功能处理该第二解码步骤时，该第二核心通过执行该第二解码功能处理该第四解码步骤。

8.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；解码该第二比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的该第一图像与该第二比特流中的该第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第二图像的第二解码操作所需的解码数据已从解码该第一比特流中的该第一图像与该第二比特流中的该第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第二图像的时间周期在时间上是重叠的；该第一解码操作之中涉及第一解码步骤与第二解码步骤，该第二解码操作之中涉及第三解码步骤与第四解码步骤，该解码电路进一步包含：第一解码单元，专用于执行第一解码功能，其中该第一解码单元通过执行该第一解码功能顺序处理该第一解码步骤与该第三解码步骤；第二解码单元，专用于执行第二解码功能；以及第三解码单元，专用于执行该第二解码功能，其中当该第二解码单元通过执行该第二解码功能处理该第二解码步骤时，该第三解码单元通过执行该第二解码功能处理该第四解码步骤。

9.一种输入视频比特流的解码装置，该输入视频比特流包含第一比特流与第二比特流，该第一比特流与该第二比特流中的每一个包含多个图像，该输入视频比特流的解码装置包含：

输入存储器，用于存储该输入视频比特流；

输出存储器，用于存储该输入视频比特流的解码结果；以及

解码电路，耦接于该输入存储器与该输出存储器之间，用于解码该第一比特流中的第一图像；解码该第二比特流中的第一图像；在该第一比特流中的第二图像的第一解码操作所需的解码数据已从解码该第一比特流中的该第一图像与该第二比特流中的该第一图像获取之后，执行该第一解码操作；以及在该第二比特流中的第二图像的第二解码操作所需的解码数据已从解码该第一比特流中的该第一图像与该第二比特流中的该第一图像获取之后，执行该第二解码操作，其中，该第一比特流包含用于三维视频显示的第一视图的多个图像，该第二比特流包含用于该三维视频显示的第二视图的多个图像，并且解码该第一比特流中的该第二图像的时间周期与解码该第二比特流中的该第二图像的时间周期在时间上是重叠的；该第一解码操作之中涉及第一解码步骤与第二解码步骤，该第二解码操作之中涉及第三解码步骤与第四解码步骤，该解码电路为多核心处理器，进一步包含：第一核心，程序化为以通过执行第一解码功能以顺序处理该第一解码步骤与该第三解码步骤，并进一步程序化为以通过执行第二解码功能以处理该第二解码步骤；以及第二核心，程序化为以当该第一核心通过执行该第二解码功能处理该第二解码步骤时，通过执行该第二解码功能处理该第四解码步骤。

10.如权利要求8或9所述的输入视频比特流的解码装置，其特征在于，该第一比特流不参考从解码该第二比特流获取的解码数据解码，以及该第二比特流通过参考从解码该第一比特流获取的解码数据解码。

11.如权利要求8或9所述的输入视频比特流的解码装置，其特征在于，该输入视频比特流遵守多视图编码标准。