CN102024748B

CN102024748B - 一种减小接触孔关键尺寸的方法

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Publication number: CN102024748B
Application number: CN200910195810.6A
Authority: CN
Inventors: 赵林林; 韩宝东
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-09-15
Filing date: 2009-09-15
Publication date: 2014-01-01
Anticipated expiration: 2029-09-15
Also published as: CN102024748A

Abstract

本发明提出了一种用于形成接触孔的半导体制造工艺方法，所述方法包括如下步骤：在有源区上沉积一高应力覆盖层；在所述高应力覆盖层上沉积第一介电层；在所述第一介电层上沉积第二介电层；在所述第二介电层上沉积一钝化层；在所述钝化层上沉积一底部抗反射层；依次刻蚀所述底部抗反射层、所述钝化层、所述第二介电层、所述第一介电层和高应力覆盖层以蚀刻出一接触孔，直到穿透所述高应力覆盖层露出所述有源区。本发明还提供了一种包含通过如上工艺制造的接触孔的半导体器件。根据本发明的工艺形成的接触孔，缩小了关键尺寸，同时保证了接触孔具有理想的外形轮廓，减小了静态电流出现的几率。

Description

一种减小接触孔关键尺寸的方法

技术领域

本发明涉及半导体器件制造工艺，特别涉及一种在半导体器件中减小接触孔关键尺寸的方法。

背景技术

在半导体集成电路制造过程中，接触孔的形成是技术上重要的一环。接触孔是连接前道晶体管单元和后道金属配线的通道，既要连接晶体管的栅极，又要连接到源漏极，因此它的关键尺寸和外形轮廓对于器件的性能非常重要。接触孔的技术指标主要会影响晶体管的静态电流（IDDQ）。具体而言，接触孔的关键尺寸越小，出现较大静态电流的几率越小。图1示出了接触孔的尺寸和晶体管静态电流分布特性关系图。如图1所示，对三个样品分别测试蚀刻工艺去除光阻后的接触孔关键尺寸（AEI CD），分别为样品1的AEI=95nm、样品2的AEI=100nm和样品3的AEI=105nm，对该三个样品进行漏电流检测分布。如图所示，接触孔的关键尺寸为95nm的样品出现较大漏电流的几率最小，而接触孔的关键尺寸为105nm的样品的出现较大漏电流的几率最大，由此可见，为了防止出现大静态电流的现象，需要接触孔的关键尺寸尽可能小。

传统的形成接触孔的方法如图2A至2B所示。如图2A所示，在有源区101上以化学气相沉积（CVD）法沉积一层高应力覆盖层102，材料可以选择为SiN，厚度大约为450埃。在该高应力覆盖层102上以CVD法沉积一层介电层103，材料可以选择为硅酸玻璃（PSG），厚度大约为3500埃。然后，在该介电层103上以CVD法沉积一层钝化层104，材料可以选择为二氧化硅，厚度大约为150埃。接着，在该钝化层104上以CVD法沉积一层底部抗反射层（BARC）105。在该BARC层上涂敷一层光刻胶（PR）106，并在光刻胶207上光刻出即将形成接触孔的位置。然后，如图2B所示，在BARC层105、钝化层104、介电层103以及高应力覆盖层102上蚀刻出一接触孔111，直到穿透高应力覆盖层102，露出有源区101为止。

随着半导体制造技术的发展，线宽越来越小，接触孔的直径也随之减小。传统的形成接触孔的方法由于受到蚀刻速率的影响，会出现上宽下窄的倒梯形形状，如图3A所示，接触孔300的顶部尺寸为134nm，底部尺寸则缩小到95.5nm，由此产生38.5nm的偏移量。如果过度缩小接触孔的关键尺寸（CD），可能会出现倒锥形的形状，即无法露出有源区，形成“盲孔”，最终无法形成真正的接触孔。另一方面，如果接触孔的关键尺寸没有随工艺节点尺寸而相应地缩小，则可能会造成接触孔的尺寸过大从而产生偏移，即接触孔不能完全位于有源区的上方，而是偏离出有源区一部分，如图3B所示。由于有源区302上方设置有蚀刻停止层，能够阻止接触孔301的继续蚀刻，而位于有源区302旁边的浅沟道隔离区（STI）没有类似的蚀刻停止层，无法阻止蚀刻，导致接触孔301过度蚀刻从而深入到有源区302侧壁的浅沟道隔离区中，产生较大的漏电流。以上这些“盲孔”和“偏移”的现象都是在制造接触孔的工艺中不期望发生的。

针对这些现象，在传统工艺中有以下一些解决方法。对于减小接触孔关键尺寸的方法有以下两种。第一种是通过改进光刻技术来缩小接触孔的面积，但是效果不明显，且光刻技术改进起来较为困难；第二种是通过改进蚀刻工艺。例如缩短BARC层的蚀刻时间来减小接触孔的关键尺寸，或是改进蚀刻气体的气氛或者温度压力等等，但这种方法容易造成“盲孔”，且效果均不理想。

因此，需要一种改进的形成接触孔的方法，以减小接触孔的关键尺寸，同时保证接触孔具有理想的外形轮廓，而避免出现上宽下窄的倒锥形或是形成“盲孔”，从而减小静态电流出现的几率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了减小接触孔的关键尺寸，同时保证接触孔具有理想的外形轮廓，而避免出现上宽下窄的倒锥形或是形成“盲孔”，本发明提出了一种用于形成接触孔的半导体制造工艺方法，所述方法包括如下步骤：在有源区上沉积一SiN覆盖层；在所述SiN覆盖层上沉积第一介电层；在所述第一介电层上沉积第二介电层；在所述第二介电层上沉积一钝化层；在所述钝化层上沉积一底部抗反射层；依次刻蚀所述底部抗反射层、所述钝化层、所述第二介电层、所述第一介电层和SiN覆盖层以蚀刻出一接触孔，直到穿透所述SiN覆盖层露出所述有源区，其中所述蚀刻出一接触孔的步骤中，所述第二介电层的蚀刻速率比所述第一介电层的蚀刻速率慢。

根据本发明的另一方面，提供了一种包含接触孔的半导体器件，所述半导体器件包括：在有源区上沉积的一SiN覆盖层；在所述SiN覆盖层上沉积的第一介电层；在所述第一介电层上沉积的第二介电层；在所述第二介电层上沉积的一钝化层；在所述钝化层上沉积的一底部抗反射层；依次刻蚀所述底部抗反射层、所述钝化层、所述第二介电层、所述第一介电层和SiN覆盖层而形成的一接触孔，所述接触孔穿透所述SiN覆盖层直到露出所述有源区，其中所述蚀刻出一接触孔的步骤中，所述第二介电层的蚀刻速率比所述第一介电层的蚀刻速率慢。

根据本发明的工艺形成的接触孔，缩小了关键尺寸，同时保证了接触孔具有理想的外形轮廓，减小了静态电流出现的几率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1是蚀刻工艺光阻去除后检测（AEI）所测得接触孔的关键尺寸分别为95nm、100nm、105nm的样品的漏电流分布几率图；

图2A至图2B是传统工艺形成的接触孔剖面示意图；

图3A是梯形接触孔的SEM图；

图3B是未与有源区完全对准的接触孔的SEM图；

图4A至图4B是根据本发明的工艺方法制作接触孔的剖面示意图；

图5是根据本发明实施例的形成接触孔的工艺流程图。；

图6A与6B分别为传统工艺形成的接触孔以及本发明形成的接触孔的在芯片中心部位的SEM图。

图7A与7B分别为传统工艺形成的接触孔以及本发明形成的接触孔的在芯片边缘部位的SEM图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用一种改进的工艺方法形成接触孔来解决“盲孔”及倒锥形、以及减小接触孔的关键尺寸问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

参照图4A至图4B，示出根据本发明的改进工艺方法制作接触孔的剖面示意图。

如图4A所示，在有源区201上以化学气相沉积（CVD）法沉积一层高应力覆盖层202，材料可以选择为SiN，厚度大约为450埃。在该高应力覆盖层202上以CVD法沉积第一介电层203，材料可以选择为硅酸玻璃（PSG），厚度大约为1000至2500埃。然后，在该第一介电层203上以CVD法沉积第二介电层204，材料可以选择正硅酸乙酯（TEOS），厚度大约为1000至2500埃。在该第二介电层204上沉积一钝化层205，材料可以选择为二氧化硅，厚度大约为150埃。接着，在该钝化层205上以CVD法沉积一层底部抗反射层（BARC）206，厚度大约为800埃。在该BARC层上涂敷一层光刻胶（PR）207，厚度大约为3000埃，并在光刻胶207上光刻出即将形成接触孔的位置。

然后，如图4B所示，用干蚀刻法，如等离子体蚀刻，在BARC层206、钝化层205、第二介电层204、第一介电层203、高应力覆盖层202上蚀刻出一接触孔211，直到穿透高应力覆盖层202，露出有源区201为止。然后清洗去除光刻胶207。接触孔211的宽度可根据不同的工艺节点尺寸进行变化，在65nm工艺条件下，接触孔111在垂直于蚀刻方向上的宽度为0.09微米。

根据本发明的工艺，将现有技术中用作接触孔的介电层分为双层结构，分两步工艺形成，下层为现有技术中采用的硅酸玻璃层，而上层则采用TEOS层形成。由于TEOS的蚀刻速率比PSG更慢，特别是在横向方向上。试验表明，在蚀刻气体的气氛完全相同的工艺条件下，经过30秒的蚀刻时间进行测试，PSG的刻蚀速率为3300-3334埃/分钟，而TEOS的刻蚀速率仅为3178-3200埃/秒。因此，在相同的蚀刻时间内，TEOS材料部分的接触孔宽度方向上的尺寸蚀刻得较少，因此可以克服现有的接触孔这种“上宽下窄”的倒锥形轮廓，减小接触孔上下宽度之间的变差，实现较好的接触孔轮廓和较小的尺寸。

图5的流程图示出了根据本发明实施例的形成接触孔的工艺流程图。在步骤501中，在有源区上沉积一高应力覆盖层，该层材料可以选择为SiN，厚度大约为450埃。在步骤502中，在该高应力覆盖层上沉积第一介电层，材料可以选择为硅酸玻璃（PSG），厚度大约为2000埃。在步骤503中，在该第一介电层上沉积第二介电层，材料为TEOS，厚度大约为1500埃。在步骤504中，在该第二介电层上沉积一钝化层，材料可以选择为二氧化硅，厚度大约为150埃。在步骤505中，在该钝化层上沉积一BARC层。在步骤506中，在该BARC层上涂敷一层光刻胶。在步骤507中，以干蚀刻法蚀刻出接触孔，直到穿透高应力覆盖层202，露出有源区201为止。

如图6A与6B所示，在BARC层的蚀刻时间为50秒的条件下，在晶片中心部位区域形成接触孔的SEM图。图6A为传统单层介电层工艺形成的接触孔，如图所示，接触孔600的顶部尺寸为127.8nm，底部尺寸为93nm，偏移量为35nm。而根据本发明的双层介电层工艺形成的接触孔如图6B所述，接触孔601的顶部尺寸缩小到114nm，底部尺寸为83nm，偏移量也缩小到31nm。可以看出，根据本发明的接触孔的关键尺寸明显缩小，且偏移量减小，接触孔的外形轮廓得到了改善。

如图7A与7B所示，在BARC层的蚀刻时间为50秒的条件下，在晶片边缘部位区域形成接触孔的SEM图。图7A为传统单层介电层工艺形成的接触孔700，接触孔顶部尺寸为134nm，底部尺寸为96nm，偏移量为38nm。而根据本发明的双层介电层工艺在晶片边缘区域形成的接触孔如图7B所示。接触孔701顶部尺寸为115nm，底部尺寸为88nm，偏移量仅为27nm。可以看出，本发明的双介电层接触孔工艺可以适用于晶片的任何区域，根据本发明的工艺形成的接触孔关键尺寸明显缩小，且偏移量减小，接触孔的外形轮廓得到了改善。

根据如上所述的实施例制造的在形成接触孔的过程中采用TEOS材料的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC例如是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）、射频（RF）器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于形成接触孔的半导体制造工艺方法，所述方法包括如下步骤：

在有源区上沉积一SiN覆盖层；

在所述SiN覆盖层上沉积第一介电层；

在所述第一介电层上沉积第二介电层；

在所述第二介电层上沉积一钝化层；

在所述钝化层上沉积一底部抗反射层；

依次刻蚀所述底部抗反射层、所述钝化层、所述第二介电层、所述第一介电层和SiN覆盖层以蚀刻出一接触孔，直到穿透所述SiN覆盖层露出所述有源区，

其中所述第一介电层为硅酸玻璃，所述第二介电层为正硅酸乙酯，所述蚀刻出一接触孔的步骤中，所述第二介电层的蚀刻速率比所述第一介电层的蚀刻速率慢。

2.如权利要求1所述的半导体制造工艺方法，其中所述SiN覆盖层的厚度为450埃。

3.如权利要求1所述的半导体制造工艺方法，其中所述第一介电层的材料为硅酸玻璃，厚度为1000至2500埃。

4.如权利要求1所述的半导体制造工艺方法，其中所述第二介电层的材料为正硅酸乙酯，厚度为1000至2500埃。

5.如权利要求1所述的半导体制造工艺方法，其中所述钝化层的材料为二氧化硅，厚度为150埃。

6.如权利要求1所述的半导体制造工艺方法，其中所述刻蚀接触孔的工艺为干法刻蚀。

7.如权利要求1所述的半导体制造工艺方法，其中所述接触孔在与刻蚀方向垂直的方向上的宽度为0.09μm。

8.一种包含接触孔的半导体器件，所述半导体器件包括：

在有源区上沉积的一SiN覆盖层；

在所述SiN覆盖层上沉积的第一介电层；

在所述第一介电层上沉积的第二介电层；

在所述第二介电层上沉积的一钝化层；

在所述钝化层上沉积的一底部抗反射层；

依次刻蚀所述底部抗反射层、所述钝化层、所述第二介电层、所述第一介电层和SiN覆盖层而形成的一接触孔，所述接触孔穿透所述SiN覆盖层直到露出所述有源区，

9.如权利要求8所述的半导体器件，其中所述SiN覆盖层的厚度为450埃。

10.如权利要求8所述的半导体器件，其中所述第一介电层的材料为硅酸玻璃，厚度为1000至2500埃。

11.如权利要求8所述的半导体器件，其中所述第二介电层的材料为正硅酸乙酯，厚度为1000至2500埃。

12.如权利要求8所述的半导体器件，其中所述钝化层的材料为二氧化硅，厚度为150埃。

13.如权利要求8所述的半导体器件，其中所述刻蚀接触孔的工艺为干法刻蚀。

14.如权利要求8所述的半导体器件，其中所述接触孔在与刻蚀方向垂直的方向上的宽度为0.09μm。

15.一种包含通过如权利要求8所述的半导体器件的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和射频电路。

16.一种包含通过如权利要求8所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。