CN101988910B

CN101988910B - 芯片级互连线缺陷分析方法

Info

Publication number: CN101988910B
Application number: CN2009100558996A
Authority: CN
Inventors: 郑勇; 潘国华; 袁远东
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-08-04
Filing date: 2009-08-04
Publication date: 2012-05-09
Anticipated expiration: 2029-08-04
Also published as: CN101988910A

Abstract

本发明涉及一种芯片级互连线缺陷分析方法，包括如下步骤：首先，分析芯片的gds设计图，确定每一根互连线对应的器件电极的性质，根据与不同电极连接的互连线能够被激发出的电子强度差异绘制标准互连线电压比较图；其次，用扫描电子显微镜对待测芯片的互连线进行扫描，根据与不同电极连接的互连线被激发出的电子强度差异得到待比较互连线电压比较图；两图相比，根据差异得出不良器件位置所在。从gds图生成的标准互连线电压比较图非常可靠；而且，计算机通过简单指令运算就能得出标准互连线电压比较图，不需要置备样品，不仅时间大为缩短、降低成本，而且能够避免因为“样品”的故障而出现错误。

Description

芯片级互连线缺陷分析方法

技术领域

本发明涉及芯片失效分析领域，尤其涉及芯片级互连线缺陷的分析方法。

背景技术

电学测试与失效分析伴随着整个芯片制造工艺，对芯片的产量和质量有着至关重要的影响。从设计阶段到封装的IC，需要经过例如生产前的IC设计验证、硅片制造过程中的在线参数测试、硅片制造后(管芯)的硅片拣选测试、封装的IC的可靠性测试、IC终端产品在使用时的终测。每一道电学测试之后，都会对不良芯片进行失效分析。

芯片级互连线缺陷分析，主要用于对硅片制造后失效的芯片(包括管芯、封装的IC以及IC成品)进行缺陷分析，分析之前需要对芯片解封装(如果芯片已经完成封装)、去掉金属层、露出互连线，每根互连线均与半导体器件的一个电极相连。

芯片级互连线缺陷分析所使用的设备是扫描电子显微镜(SEM)，众所周知，扫描电子显微镜(SEM)是一种具有10～30万倍放大能力，精度和准确度能够达到2nm的测量仪器，自从上个世纪90年代初期便被广泛的应用于检测关键尺寸的主要仪器。它通过产生高度聚焦的电子束扫描目标，同时用探测器测量最终散射电子(二次电子)，是一种新型的非破坏、非接触检测工具。

与半导体器件的不同部分连接的互连线接收到扫描电子显微镜发射的电子束后，散射出的电子是不同的，其原理可以参考图5，一个CMOS器件由N-阱P+掺杂源/漏的PMOS和P-阱N+掺杂源/漏的NMOS组成，则互连线分别与PMOS和NMOS的栅极、PMOS的P+掺杂源/漏极、NMOS的N+掺杂源/漏极连接。首先，电量为E的电子束以1KeV左右能量打到金属材质的互连线上，互连线上被激发出电量大于E的电子束，互连线呈正电状态，图5中与栅极Gate、PMOS的P+掺杂源/漏极、NMOS的N+掺杂源/漏极连接的互连线都呈正电状态；之后，PMOS上，与P+掺杂连接的互连线带正电，此时P+掺杂源/漏与N-阱形成的PN结处于正向偏置状态，能够持续将互连线上的正电导出，所以互连线会持续地散射出更多的电子；NOMS上，与N+掺杂连接的互连线带正电，此时N+掺杂源/漏与P-阱形成的PN结处于反向偏置状态，只能够将互连线上的少量正电导出，正电荷在互连线上积累较多，所以互连线只会继续散射出少量电子；与栅极连接的互连线受到电子束的激发后由于栅极呈浮动状态，不能将互连线上的正电导出，正电荷在互连线上大量积累，因此互连线只会散射出更少电子。探测器探测到散射的电子后，根据接收到的电子浓度自动生成电压比较图，该电压比较图以黑色(或者灰色)为背景，收到电子较多的互连线(与P+掺杂连接)呈高亮状态，收到电子较少的互连线(与N+掺杂连接)呈较暗状态，收到电子最少的互连线(与栅极连接)呈最暗状态，电压比较图上的互连线的位置是芯片上互连线位置的等比放大。

现有的利用扫描电子显微镜的芯片级互连线缺陷分析方法，通常包括如下步骤：首先，用扫描电子显微镜扫描至少一个经过拣选的无缺陷芯片的某一特定位置，得到其互连线的电压比较图；其次，用扫描电子显微镜扫描待分析的芯片的同一特定位置，得到其互连线的电压比较图；最后，将两幅电压比较图进行对比，分析找出不吻合的点，则说明该位置的半导体器件结构出现故障。

现有检测方法比较麻烦，它需要至少两次扫描，比较浪费时间，而且挑选出的无缺陷芯片(样品)可能会因为某种原因受到损坏，这就会导致后续分析出错。

发明内容

本发明所要解决的技术问题是克服现有技术比较浪费时间而且可能受到干扰的不足，提供一种更加简便可靠的芯片级互连线缺陷分析方法。

本发明所采用的技术手段是：一种芯片级互连线缺陷分析方法，包括如下步骤：首先，分析芯片的gds设计图，确定每一根互连线对应的器件电极的性质，根据与不同电极连接的互连线能够被激发出的电子强度差异绘制标准互连线电压比较图；其次，用扫描电子显微镜对待测芯片的互连线进行扫描，根据与不同电极连接的互连线被激发出的电子强度差异得到待比较互连线电压比较图；两图相比，根据差异得出不良器件位置所在。

作为优选的实施方式，待分析的器件为由PMOS与NMOS构成的CMOS，所述绘制标准互连线电压比较图的方法为，黑色为背景，以芯片上特定的选定区域为图形轮廓，根据图形轮廓相对gds图的放大比例在图形轮廓上逐一定位互连线，画一个方框表示该互连线，根据该互连线所连接的电极的性质确定该方框内填充图案的明暗，且与PMOS的源或漏极、NMOS的源或漏极、栅极对应的填充颜色依次加深。

进一步优选来说，待比较互连线电压比较图所对应的芯片位置与标准互连线电压比较图所对应的芯片位置相同；待比较互连线电压比较图与标准互连线电压比较图的放大比例相同。

由于上述技术方案的实施，本发明所能取得的技术效果是：首先，从gds图生成的标准互连线电压比较图非常可靠；而且，计算机通过简单指令运算就能得出标准互连线电压比较图，不需要置备样品，不仅时间大为缩短、降低成本，而且能够避免因为“样品”的故障而出现错误。

附图说明

图1为本发明的流程图；

图2显示了一片芯片的某一特定局部互连线分布情况(gds图的简化原理图)；

图3显示了图2所得出的标准互连线的电压比较图；

图4显示了对一片待分析芯片的某一特定局部的互连线用扫描电子显微镜扫描后得到的待比较电压比较图；

图5显示了一个CMOS器件中与栅极、P+掺杂、N+掺杂连接的互连线受到电子激发之后，所激发的电流的不同情况。

具体实施方式

参见图1所示的本发明的流程图。

在对一失效芯片进行互连线缺陷分析之前，需要对芯片解封装(如果芯片已经完成封装)、去掉金属层、露出互连线，每根互连线均与半导体器件的一个电极相连，该电极可能是多晶硅栅级、N+掺杂、N-掺杂、P+掺杂、P-掺杂等。当扫描电子显微镜(SEM)向这些互连线发射电子束后，由于不同电极的正电荷导出能力差异，与不同性质电极连接的互连线所散射出的电子的浓度是不相同的，因此在扫描电子显微镜探测器中成像的颜色深浅也不相同。这些是现有技术，本发明不再赘述。

参见图1，本发明的芯片级互连线缺陷分析方法，要求首先分析芯片的gds设计图，确定每一根互连线对应的器件电极的性质。

每个芯片都是按照gds图纸的设计规则一层一层制造的，每一根互连线所对应的器件电极的性质也是确定的。锁定一根互连线之后，能够在gds图纸上查找到该互连线所对应的器件电极的性质。

参见图2，同样以一个由N-阱P+掺杂源/漏的PMOS和P-阱N+掺杂源/漏的NMOS组成的CMOS器件的一部分为例来说明。图中分别用实线框定的区域表示栅极区、用虚线框定的区域表示NMOS的N+掺杂源/漏极、用点框定的区域表示PMOS的P+掺杂源/漏极(在gds图中，一般会用不同颜色以及不同填充图案表示不同的区域，图2仅用作原理示意，未必与实际gds图相同)，分别用五角星代表与P+掺杂连接的互连线、方块代表与N+掺杂连接的互连线、三角形代表与多晶硅栅级连接的互连线(在实际gds图中可能是方块，图2也仅作原理示意)。互连线的性质确定是通过对该CMOS器件的gds图纸对应查找得出的，互连线的实际形状并不受图2限制。

参见图1，确定每一根互连线对应的器件电极的性质之后，根据与不同电极连接的互连线能够被激发出的电子强度差异绘制标准互连线电压比较图。

与P+掺杂、N+掺杂、多晶硅栅级连接的互连线被激发之后，能够散射出的电子的浓度分别是：多、较少、很少，与之相对应的光强分别是：亮、较暗、很暗(参见背景技术中的原理说明)。以黑色为背景，以芯片上特定的选定区域为图形轮廓，根据图形轮廓相对gds图的放大(缩小)比例在图形轮廓上定位某一互连线，画一个方框表示该互连线，根据该互连线所连接的电极的性质确定该方框内填充图案的明暗，例如P+掺杂为浅色填充、N+掺杂为较深色填充、多晶硅栅级为最深色填充，形成标准互连线电压比较图。对应于图2，绘制出图3所示的标准互连线电压比较图。由于每个器件都是根据其gds图制造的，因此，从gds图生成的标准互连线电压比较图非常可靠；而且，计算机通过简单指令运算就能得出标准互连线电压比较图，不需要置备样品，不仅时间大为缩短、降低成本，而且能够避免因为“样品”的故障而出现错误。

参见图1，用扫描电子显微镜对待测芯片的互连线进行扫描。

该步骤与现有技术相同，与不同电极连接的互连线能被激发出不同强度的电子。

参见图1，扫描之后，根据与不同电极连接的互连线被激发出的电子强度差异得到待比较互连线电压比较图。

由于与不同电极连接的互连线能被激发出不同强度的电子，则扫描电子显微镜能够自动生成被扫描芯片的电压比较图，该图以黑色或灰色为背景，不同亮度的圆点表示与不同电极连接的互连线，且电压比较图上互连线的位置是芯片上互连线位置的等比放大。从该电压比较图上截取特定选定区域作为待比较互连线电压比较图，参见图4，该待比较互连线电压比较图所对应的芯片位置与标准互连线电压比较图所对应的芯片位置相同，且待比较互连线电压比较图与标准互连线电压比较图的放大比例也相同。可以对待比较互连线电压比较图或者标准互连线电压比较图进行灰度修正直至二者灰度近似或相同，便于后续比较。

参见图1，得到待比较互连线电压比较图与标准互连线电压比较图之后，对两图进行比较，根据差异得出不良器件位置所在。

用肉眼可以看出，图4上的Er点是较暗，而图3上对应的点是亮，则可以确定Er点在制造时存在缺陷，为不良点。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种芯片级互连线缺陷分析方法，其特征在于包括如下步骤：

首先，分析芯片的gds设计图，确定每一根互连线对应的器件电极的性质，根据与不同电极连接的互连线能够被激发出的电子强度差异绘制标准互连线电压比较图，其中，

待分析的器件为由PMOS与NMOS构成的CMOS，所述绘制标准互连线电压比较图的方法为，黑色为背景，以芯片上特定的选定区域为图形轮廓，根据图形轮廓相对gds图的放大比例在图形轮廓上逐一定位互连线，画一个方框表示该互连线，根据该互连线所连接的电极的性质确定该方框内填充图案的明暗，且与PMOS的源或漏极、NMOS的源或漏极、栅极对应的填充颜色依次加深；

其次，用扫描电子显微镜对待测芯片的互连线进行扫描，根据与不同电极连接的互连线被激发出的电子强度差异得到待比较互连线电压比较图；

两图相比，根据差异得出不良器件位置所在。

2.根据权利要求1所述的芯片级互连线缺陷分析方法，其特征在于：待比较互连线电压比较图所对应的芯片位置与标准互连线电压比较图所对应的芯片位置相同。

3.根据权利要求2所述的芯片级互连线缺陷分析方法，其特征在于：待比较互连线电压比较图与标准互连线电压比较图的放大比例相同。

4.根据权利要求2所述的芯片级互连线缺陷分析方法，其特征在于：绘制待比较互连线电压比较图之后，还包括对待比较互连线电压比较图或者标准互连线电压比较图进行灰度修正，直至二者灰度相同。