CN101872336A - 基于主从架构的协处理器高效执行的装置 - Google Patents

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Abstract

一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。本发明减少流水线空洞、提升主处理和和协处理器性能。

Description

基于主从架构的协处理器高效执行的装置
技术领域
本发明涉及嵌入式CPU的协处理器扩展机制，尤其是一种基于主从架构的协处理器高效执行的装置。
背景技术
在嵌入式领域中，协处理器多用来协助主处理器进行对其无法执行或执行效率低下的处理工作而研究开发使用的，以此加速程序的执行。
在使用协处理器加速主处理器中最主要的问题是解决主处理器与协处理器并行执行，最大程度的发挥主处理器和协处理器的性能。
在现有的技术中，通常的实现协处理器的方法是在协处理器可以接受协处理器指令后将协处理器指令在主处理器重排序缓存中创建表项，并且当协处理器指令在主处理器中处于提交状态后才将协处理器指令送入协处理器中执行，当协处理器指令在协处理器中完成后才将主处理器重排序缓存中的协处理器指令更新为完成状态，然后在主处理器重排序缓存中按序退休。
这类传统实现方法由于协处理器指令在协处理器中执行可能需要许多个周期，所以这条协处理器指令需要许多个周期才能够在主处理器重排序缓存中退休。在这种情况下该协处理器指令的其他后续指令可能早已经执行完成但是由于此协处理器指令无法退休导致后续的指令也无法退休，极端的情况下会出现指令塞满主处理器重排序缓存但是却没有指令退休的状况，造成主处理器流水线中出现很大的空洞，影响主处理器和协处理器的整体性能，极大的限制了流水线的优势。
发明内容
为了克服已有的嵌入式处理器的协处理器执行装置的存在流水线空洞、影响主处理器和协处理器性能的不足，本发明提供一种减少流水线空洞、提升主处理器和协处理器性能的基于主从架构的协处理器高效执行的装置。
本发明解决其技术问题所采用的技术方案是：
一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，所述主处理器包括：流水线寄存器，用于储存译码后的主处理器指令和协处理器指令；主处理器执行单元，用以主动运行主处理器指令；重排序缓存单元，用于对主处理器指令和协处理器指令创建表项；所述协处理器包括：协处理器指令缓冲区，用于缓存协处理器指令；协处理器执行单元，用于接受协处理器指令缓冲区提供的协处理器指令，完成指令运行并返回结果；
协处理器指令在所述重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；
主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。
作为优选的一种方案：主处理器指令和协处理器指令在重排序缓存单元中创建相应的表项后，主处理器指令在主处理器执行单元中执行，协处理器指令在协处理器执行单元中执行，两者并行执行。
进一步，主处理器指令与协处理器指令在重排序缓存中创建表项时按序创建，退休时按序退休。
再进一步，所述提交状态是指所述协处理器指令已经成为主处理器中最长历史的指令，并已经被确认进入等待退休的状态。
更进一步，协处理器指令缓冲区中缓存的协处理器指令分为已提交指令和未提交指令，所述已提交的协处理器指令被送入协处理器执行单元执行，未提交的协处理器指令将在缓冲区中等待主处理器对其进行提交状态确认。
本发明的有益效果主要表现在：(1)、使得协处理器指令和协处理器指令后的主处理器指令能够尽可能早的送入协处理器执行单元和主处理器执行单元中执行并在主处理器重排序缓存中退休，减少流水线的空洞，提高处理器的整体性能。(2)、本发明硬件开销小，实现简单。仅需要增加一个协处理器指令缓冲区和少量的控制逻辑。
附图说明
图1是一种基于主从架构的协处理器高效执行的装置的结构示意图。
图2是主处理器重排序缓存及其表项内容的结构示意图。
图3是主处理器重排序缓存创建表项时的表项状态示意图。
图4是主处理器重排序缓存表项退休的结构示意图。
图5是协处理器指令缓冲区及其表项内容的结构示意图。
图6是协处理器指令缓冲区中已提交指令与未提交指令的表项状态示意图。
图7是协处理器指令缓冲区更新指令提交状态的结构示意图。
图8是协处理器指令缓冲区表项退休的结构示意图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1～图8，一种基于主从架构的协处理器高效执行的装置，包括主处理器10和协处理器20，所述主处理器10包括：流水线寄存器30，用于储存译码后的主处理器指令和协处理器指令；主处理器执行单元50，用以主动运行主处理器指令；重排序缓存单元40，用于对主处理器指令和协处理器指令创建表项；所述协处理器20包括：协处理器指令缓冲区60，用于缓存协处理器指令；协处理器执行单元70，用于接受协处理器指令缓冲区提供的协处理器指令，完成指令运行并返回结果；
协处理器指令在所述重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；
主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。
本实施例中，包括主处理器10，协处理器20，流水线寄存器30，主处理器重排序缓存40，主处理器执行单元50，协处理器指令缓冲区60，协处理器执行单元70。其中主处理器10采取5级经典流水线，其处理主处理器指令，并发射协处理器指令给协处理器。协处理器20处理协处理器指令。流水线寄存器30储存译码后的有关主处理器指令和协处理器指令的信息。主处理器重排序缓存40储存主处理器指令和协处理器指令的提交，完成，退休等信息。主处理器执行单元50执行主处理器的指令。协处理器指令缓冲区60储存和管理协处理器指令。协处理器执行单元70执行协处理器指令。
以下介绍本发明实施例的运行过程。
在介绍具体的实施例之前，先对提交，完成，退休这几个术语进行说明。指令的提交是指此指令已经成为主处理器中历史最长的指令且在后续运行过程中将最先实施退休，其位于主处理器重排序缓存的顶端。指令的完成是指此指令已执行完成，获得运行结果。指令的退休是指此指令更新处理器的状态(如回写寄存器堆等)，并将指令从重排序缓存中清除。高端嵌入式CPU目前采用乱序执行，按序提交和按序退休的运行机制。
主处理器指令与协处理器指令通过主处理器10的取指、译码阶段后送入流水线寄存器30中储存。当主处理器执行单元50可以接收主处理器指令时，将主处理器指令送入主处理器执行单元50中；当协处理器20可以接收协处理器指令时，将协处理器指令送入协处理器20中。在主处理器指令或协处理器指令被送往各自的目标单元的同时，主处理器指令和协处理器指令都将在主处理器重排序缓存40中创建相应的表项。当主处理器指令或协处理器指令在主处理器10中完成时，则在主处理器重排序缓存40中按序退休。当协处理器20接收协处理器指令后将其送入协处理器指令缓冲区60中，如果协处理器指令缓冲区60中的指令是已提交的，则将其送入协处理器执行单元70中执行，如果是未提交的，则继续在协处理器指令缓冲区60中等待提交。当协处理器指令在协处理器20中完成时，则在协处理器指令缓冲区60中按序退休。
主处理器重排序缓存是先进先出的缓存队列(First In First Out，FIFO)，本实施例将以4个表项的FIFO队列为例进行说明。表项的内容包括表项的有效信息，指令的完成信息，以及其它相关的指令信息，具体参考图2。当主处理器指令可以送入主处理器执行单元中或者协处理器指令可以送入协处理器中时，主处理器指令或协处理器指令在重排序缓存中创建表项。但协处理器指令在主处理器重排序缓存中创建表项时，同时将其标记为已完成运行状态(complete位为1)，而主处理器指令在主处理器重排序缓存中创建表项时将其标记为未完成运行状态(complete位为0)，具体参考图3。当指令在重排序缓存中处于最顶部时，则表示此指令处于已提交的状态，并将此信息发送给协处理器，由协处理器指令缓冲区判断此已提交的指令是否是协处理器指令，并由此做出相应的操作。当主处理器指令或协处理器指令处于重排序缓存中的顶部且已处于已完成运行状态(即complete位为1)后，则将主处理器指令和协处理器指令按序退休，具体参考图4，图4中指令1-4在四个周期中按序退休(假设在周期1时四条指令都已处于已完成运行状态，并且指令1是最早在重排序缓存中创建表项的指令，指令4是最晚的)。主处理器指令在退休时既要将指令从主处理器重排序缓存中清除，也要更新主处理器的状态。而协处理器指令由于在主处理器重排序缓存中创建时即已标记为已完成状态而没有实际的指令执行结果信息，所以当其在主处理器中退休时仅将指令从主处理器重排序缓存中清除，而并不更新主处理器和协处理器的状态，只有当协处理器指令在协处理器中退休时才更新协处理器的状态。
协处理器指令缓冲区缓存主处理器发送给协处理器的协处理器指令，并将已提交的指令发送给协处理器执行单元执行。它是一个有4个表项的FIFO，其表项的内容包括表项的有效信息，指令的完成信息，指令的提交信息，以及其它相关的指令信息，具体参考图5。当协处理器指令缓冲区非满时，则其接收主处理器发送的协处理器指令，并在协处理器指令缓冲区中创建表项，将协处理器指令的相关信息放入创建的表项中。协处理器指令在协处理器指令缓冲区中存在已提交(commit位为1)和未提交(commit位为0)的两种状态，具体可参考图6。协处理器指令缓冲区需要实时监测主处理器发送的指令提交信息，当检测到协处理器指令缓冲区中表项所对应的指令与重排序缓存中已提交的指令相同，则立即更新相应表项中的提交信息，具体参考图7，在图7中提交指针(commit_ptr)总是指向协处理器指令缓冲区中历史最长的未提交的指令，当协处理器指令缓冲区在当前周期检测到提交指针所指向的未提交的指令与主处理器重排序缓存中的提交指令相同时，则在下一个周期更新此未提交指令的提交域，即将其状态变成已提交，并在此同时，提交指针加1指向下一条未提交的指令。当位于协处理器指令缓冲区顶部的指令已提交且协处理器执行单元可接收协处理器指令时，则将其送入到协处理器执行单元中执行。当协处理器指令已完成并位于协处理器指令缓冲区的顶部时，则将此协处理器指令在协处理器指令缓冲区中退休，更新协处理器的状态，并将相应的表项清除，具体参考图8，在图8中退休指针(retire ptr)总是指向协处理器指令缓冲区中历史最长的指令，在周期1协处理器指令缓冲区接受到协处理器执行单元的提交指令1的完成信息，则在周期2将已提交指令的complete位置为1，表示此指令已完成，于是在周期3将已提交指令1的结果回写到协处理器的寄存器堆中(即为更新协处理器的状态)，同时将其相应的表项内容清空，然后将退休指针指向下一提交指令。
基于上述主处理器重排序缓存和协处理器指令缓冲区的设计，由于协处理器指令在主处理器中直接标记为已完成状态，使得其在主处理器重排序缓存中可以尽可能早的退休。因此在此协处理器指令后的其他已完成的主处理器指令也可以实现快速退休，该执行装置使得协处理器指令的运行过程不影响后续主处理器指令的执行，极大的提高了处理器的流水线并行性。这种运行机制特别是在协处理器指令需要多个周期才能完成的情况对处理器性能的提升效果尤为明显。由于主处理器不再负责协处理器指令的结果回写，协处理器将独立负责协处理器指令的结果回写与在协处理器中的退休，由此保证了整个指令流的正确性。

Claims (5)

1.一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，所述主处理器包括：流水线寄存器，用于储存译码后的主处理器指令和协处理器指令；主处理器执行单元，用以主动运行主处理器指令；重排序缓存单元，用于对主处理器指令和协处理器指令创建表项；所述协处理器包括：协处理器指令缓冲区，用于缓存协处理器指令；协处理器执行单元，用于接受协处理器指令缓冲区提供的协处理器指令，完成指令运行并返回结果；其特征在于：
协处理器指令在所述重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；
主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。
2.如权利要求书1所述的基于主从架构的协处理器高效执行的装置，其特征在于：主处理器指令和协处理器指令在重排序缓存单元中创建相应的表项后，主处理器指令在主处理器执行单元中执行，协处理器指令在协处理器执行单元中执行，两者并行执行。
3.如权利要求书1或2所述的基于主从架构的协处理器高效执行的装置，其特征在于主处理器指令与协处理器指令在重排序缓存中创建表项时按序创建，退休时按序退休。
4.如权利要求书1或2所述的基于主从架构的协处理器高效执行的装置，其特征在于：所述提交状态是指所述协处理器指令已经成为主处理器中最长历史的指令，并已经被确认进入等待退休的状态。
5.如权利要求书1或2所述的基于主从架构的协处理器高效执行的装置，其特征在于：协处理器指令缓冲区中缓存的协处理器指令分为已提交指令和未提交指令，所述已提交的协处理器指令被送入协处理器执行单元执行，未提交的协处理器指令将在缓冲区中等待主处理器对其进行提交状态确认。
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