CN101859333A - 数字电视处理芯片多核系统片上网络拓扑结构 - Google Patents

Abstract

一种数字电视芯片多核系统片上网络拓扑结构。由层次一的集中式拓扑结构和层次二的联合式拓扑结构组成。集中式拓扑结构将任意外设模块的视频数据通过互联节点输出给视频编解码模块进行同步并行处理，联合式拓扑图结构中视频编解码模块与相应的显示处理模块一一对应连接，并与存储控制模块选通连接。整个片上网络拓扑结构具有方向性、阶段性特点，能够很好的适应数字电视处理功能及性能的需求，缓解数据带宽瓶颈限制、减少数据传输拥塞，降低画面播放闪烁、抖动，提高数字电视的播放效果。

Description

数字电视处理芯片多核系统片上网络拓扑结构

技术领域

本发明涉及一种数字电视处理芯片多核系统片上网络拓扑结构，属于集成电路芯片设计技术领域。

背景技术

随着高清1080p数字电视的广泛普及，要求数字电视处理芯片能够进行多路1080p视频的实时处理，并对实时性、成本、功耗、可扩展性提出严格的要求。仅具有基本功能的片上系统(SoC)芯片在架构设计上，受到系统带宽和处理性能瓶颈限制，实时处理单路1080p数据已经非常吃力，显然已经不能满足数字电视的快速发展和复杂应用的需要。

因此，必须研究数字电视处理芯片的体系架构，在芯片中同时利用多个视频处理模块进行实时编解码及显示的并行处理，才能满足数字电视多路1080p视频实时处理的应用需求，降低数字电视成本，推动数字电视产业的更快发展。

集成电路设计技术片上多核系统及片上网络(NoC，Network-on-Chip)的研究为多路1080p数字电视芯片的架构研究提供了理论基础。片上多核系统是指将多个微处理器核，多个知识产权IP核，及其他复杂模块整合集成在一个复杂芯片中，建立具有大规模并行计算能力的复杂SoC系统。片上网络基于片上多核系统，建立片上处理模块间的互联模型，提供高效、并行的片上互联拓扑结构。NoC各互联模块间通过片上存储单元、通路分配单元的路由或节点控制单元进行互联。

由于片上多核系统的组成、结构和互联非常复杂，目前国际上对片上网络的研究大多集中在通用或对称处理器的多核系统片上网络的研究上。而这种通用片上网络拓扑结构使得多核系统功耗较高、面积较大、价格昂贵，针对特定应用(如多路高清1080p数字电视解码芯片)的信号处理能力不够的弊端。

本发明将片上多核及片上网络理论应用到数字电视处理芯片架构设计中，提出适应数字电视应用需要的专用多核系统片上网络拓扑结构。

数字电视的功能定义包括：

A.多路1080p高清视频实时处理和播放：同时支持4屏或2屏画中画功能。

B.单路1080p高清信号实时转录。

C.接收网路及各种存储介质的数据来源。

根据功能定义，确定图1的数字电视处理芯片片上多核系统的模块组成，包括微处理器、外设控制模块、视频编解码模块(VPU，Video Process Unit)、视频显示处理模块(DPU，Display Process Unit)、存储器控制模块(EMCU，External Memory Control Unit)；其中，微处理器负责对系统组成模块的集总控制，以及音视频同步，音频解码等操作。外设控制模块连接各种通用接口，进行数据传输。视频编解码模块负责视频数据的编解码操作。视频显示处理模块负责对解码数据的显示处理，包括色彩转换，分辨率转换，显示控制处理。存储器控制模块负责控制芯片数据与片外存储器之间的输入输出。

数字电视芯片数据流处理有以下三个特点：

A.方向性：从视频数据接收到显示过程中，没有迭代循环，只存在单向的数据处理。

B.阶段性：以视频编解码模块为分界点，前一阶段为数据接收过程，视频数据经过各种外设接口汇入视频编解码模块进行编解码。编解码后进入第二阶段数据显示处理及存储过程。两个阶段需要有相应的互联节点控制数据的分配与接口。

C.数据带宽的不匹配性：层次一的数据主要基于压缩码流，带宽要求不高，而层次二的数据则基于解压后的码流，带宽要求极高。数据带宽的不匹配性给系统造成严重的数据传输拥塞和延迟，影响数字电视实时播放效果。

这些特点决定了目前数字电视多路1080p实时播放系统芯片设计中存在以下几个方面的问题：

1)多路1080p数字电视实时解码芯片的多核互联设计问题

片上多核系统的功能组成日益复杂，性能日益提高，需要进行互联的模块持续增加。多核互联拓扑结构的设计问题变得越来越突出。没有良好的互联拓扑结构，片上多核系统将不能发挥其组成的功能、性能优势。必须提出适用于数字电视特定需要的专用多核系统片上网络拓扑结构来增强其功能、性能指标。

2)大数据量处理的实时性要求

多路1080p数字电视芯片数据处理带宽巨大，实时性要求严格。例如，两路视频数据的切换时间不得大于4ms，多路1080p图像的播放频率不得小于60帧/秒。数字电视4路1080p视频实时解码和显示的数据存取带宽至少达到1.1GByte。因此，数据带宽成为制约数字电视芯片实时处理性能的瓶颈。必须设计专用片上网络拓扑结构增强片上模块之间的互联、通讯效率，才能从根本上提高系统性能。

3)并行处理模块之间进行大数据量交换时的数据拥塞问题

片上系统各模块在进行并行处理过程中，必然涉及到数据的交换、传递操作。如果系统没有对数字电视大量数据交换设计专用互联模型，必然会导致严重的数据拥塞，产生较明显的系统延迟效应，如播放画面抖动、闪烁。

发明内容

针对现有技术的不足，本发明提出一种数字电视处理芯片多核系统片上网络拓扑结构。

一种数字电视处理芯片多核系统片上网络拓扑结构，将数字电视芯片多核系统的模块组成分两个层次整合在一起；层次一为集中式拓扑结构，将外设模块与视频编解码模块通过节点控制模块选通互联；层次二为联合式拓扑图结构，将视频编解码模块通过节点控制模块与显示处理模块一一对应互联，并与存储器控制模块选通互联；两个层次的拓扑结构都与微处理器连接。

所述的层次一中的外设模块包括提供解码数据的外设模块和提供编码数据的外设模块，提供解码数据的外设模块与视频解码模块互联，提供编码数据的外设模块与视频编码模块互联。

所述的层次二中的视频编解码模块都有相对应的视频显示处理模块，并通过互联节点控制模块一一对应连接；任意视频编解码模块都通过节点控制模块与片外存储控制单元选通连接。

所述层次一中的外设模块的视频数据通过层次一和层次二的互联拓扑结构，以及视频编解码模块的处理，到达显示处理单元，实现对多路外设信号同时并行的视频编解码处理。

所述层次一拓扑结构和层次二拓扑结构都具有方向性和阶段性；数据处理流从外设模块到视频编解码模块，又从视频编解码模块到显示存储控制模块，只存在单向数据处理，没有迭代循环。

所述层次一的外设模块的数量根据具体应用需要扩展。

微处理器为所有外设模块、视频编解码模块、显示处理模块、存储控制模块、节点控制模块提供配置控制，并进行音视频同步、音频解码处理。

图2中，根据数据传输的方向性及数据来源，以视频编解码模块VPU为着眼点，定义层次一的拓扑结构为集中式拓扑结构(CTA，Concentrate Topology Architecture)，层次二为联合式拓扑结构(UTA，United Topology Architecture)。层次一中，外设控制单元提供视频压缩数据或者待编码视频数据。任一外设数据都可以通过CTA传给VPU进行编解码操作。层次二中，VPU编解码数据通过UTA输出给对应的DPU及任意EMCU。这样任一外设数据并行经过一系列节点路径和处理模块处理后最终显示、输出出来，从架构设计的角度实现了信号的并行处理。

图3给出层次二片上网络拓扑结构。视频编解码模块输出的视频编解码数据通过片上网络的互联节点控制模块与对应的视频显示处理模块接口，各个视频编解码模块通过相应的互联节点控制模块与存储器控制模块相连。

图4给出CTA互联拓扑结构示意图，各外设控制模块提供视频编解码数据流，通过层次一的互联节点控制模块与视频编解码模块进行互联。

本发明的有益效果是，

数字电视处理芯片在数字电视技术中占有举足轻重的地位。未来的数字电视芯片必将在功能、性能、娱乐性、灵活性、方便性、可靠性方面取得飞速发展。本发明成果可以转化为数字电视芯片设计的现实技术，应用于数字电视芯片设计和实现中，与现有SoC设计技术以及通用片上网络拓扑结构相比，能够更好的满足数字电视芯片处理需求，提高更高性能、更低功耗、更强功能的并行处理，为高性能、高品质的数字电视芯片发展创造必要条件。

附图说明

图1是数字电视多核系统的结构组成。

图2是本发明数字电视多核系统片上网络拓扑结构的结构框图。

图3是本发明中层次二联合式拓扑结构(UTA)图。

图4是本发明中层次一集中式拓扑结构(CTA)图。

图中，1、微处理器，2、外设控制模块，2-1、提供解码数据的外设控制模块，2-2、提供编码数据的外设控制模块，2-1-1、有线网络控制器，2-1-2、无线网络控制器，2-1-3、硬盘控制器，2-1-4、SD卡控制器，2-1-5、USB控制器，根据具体应用需要进一步扩展提供解码数据外设模块至2-1-(N-1)，2-1-(N)，2-2-1、数字电视信号输入，2-2-2、视频采集控制器，根据具体应用需要进一步扩展至2-2-(M-1)，2-2-(M)，3、视频信号实时编解码模块，包括视频解码模块(3-1)，具体为(3-1-1)～(3-1-K)，和视频编码模块(3-2)，具体为(3-2-1)～(3-2-L)，4、视频编解码数据显示处理模块，包括视频解码数据显示模块(4-1)，具体为(4-1-1)-(4-1-K)，和视频编码数据显示处理模块(4-2)，具体为(4-2-1)-(4-2-L)，5、片外存储器控制模块，包括2个同样的模块(5-1)～(5-2)，6、层次一互联拓扑结构中的互联节点控制及选通控制模块，包括与视频解码模块互联的节点控制模块(6-1)，具体为(6-1-1)～(6-1-N)，与视频编码模块互联的节点控制模块(6-2)，具体为(6-2-1)～(6-2-M)，以及层次一互联节点选通控制模块(6-3)，7、层次二互联拓扑结构中的互联节点控制及选通控制模块，包括与视频解码模块互联的节点控制模块(7-1)，具体为(7-1-1)～(7-1-N)，与视频编码模块互联的节点控制模块(7-2)，具体为(7-2-1)～(7-2-M)，以及层次二互联节点选通控制模块(7-3)。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

实施例：

一种数字电视处理芯片多核系统片上网络拓扑结构，将数字电视芯片多核系统的模块组成分两个层次整合在一起，层次一为集中式拓扑结构，将外设模块(2)与视频编解码模块(3)通过节点控制模块(6)选通互联，层次二为联合式拓扑图结构，将视频编解码模块(3)通过节点控制模块(7)与显示处理模块(4)一一对应互联，并与存储器控制模块(5)选通互联；两个层次的拓扑结构都与微处理器(1)连接。

所述的层次一中的外设模块(2)包括提供解码数据的外设模块(2-1)和提供编码数据的外设模块(2-2)，提供解码数据的外设模块(2-1)与视频解码模块(3-1)互联，提供编码数据的外设模块(2-2)与视频编码模块(3-2)互联。

所述的层次二中的视频编解码模块(3)都有相对应的视频显示处理模块(4)，并通过互联节点模块(7)一一对应连接；任意视频编解码模块(3)都通过节点选通控制模块(7)与片外存储控制模块(5)选通连接。

所述层次一中的外设模块(2)的视频数据通过层次一和层次二的互联拓扑结构，以及视频编解码模块(3)的处理，到达显示处理单元(4)，实现对多路外设信号同时并行的视频编解码处理。

所述层次一拓扑结构和层次二拓扑结构都具有方向性和阶段性；数据处理流从外设模块(2)到视频编解码模块(3)，又从视频编解码模块(3)到显示处理模块(4)和存储控制模块(5)，只存在单向数据处理，没有迭代循环。

所述层次一的外设模块(2)的数量根据具体应用需要扩展。

微处理器为所有外设模块(2)、视频编解码模块(3)、显示处理模块(4)、存储控制模块(5)提供配置控制，并进行音视频同步、音频解码处理。

图1中，为简化框图省略了数字电视芯片设计所需的其他模块，以突出多核架构组成。提供解码数据的外设模块(2-1-1)～(2-1-N)通过层次一互联节点控制模块(6)与(3-1-1)～(3-1-K)连接，进行视频解码。提供编码数据的外设模块(2-2-1)～(2-2-M)通过层次一互联节点控制模块(6)与(3-2-1)～(3-2-L)连接，进行视频编码。视频解码模块(3-1-1)～(3-1-K)通过层次二互联节点控制模块(7)与(4-1-1)～(4-1-K)对应连接，，进行视频数据后处理及显示控制处理。视频编码模块(3-2-1)～(3-2-L)通过层次二互联节点控制模块(7)与(4-2-1)～(4-2-L)对应连接。同时(3-1-1)～(3-1-K)，(3-2-1)～(3-2-L)通过存储单元控制器(51)～(5-2)存储到片外存储单元。(1)控制(2)～(5)模块，同时进行音视频同步、音频解码处理。(3)将外设部分传入的视频数据进行编解码操作。(4)进行视频编解码数据的显示处理，(5)控制与片外存储单元的接口与控制。

图2中，视频解码模块(3-1-1)～(3-1-K)从层次一互联节点控制模块(6-1-1)～(6-1-K)获得解码数据，处理完成后，通过层次二互联节点控制模块(7-1-1)～(7-1-K)送入视频后处理及显示处理模块(4-1-1)～(4-1-K)，并通过存储单元控制模块(5-1)～(5-2)存入片外存储单元。视频编码模块(3-2-1)～(3-2-L)从层次一节点控制模块(6-2-1)～(6-2-L)接收数字电视信号进行同步编码，需要进行显示处理时将数据通过(7-2-1)～(7-2-L)送入(4-2-1)～(4-2-L)，并同时将编码数据通过(5-1)～(5-2)输出到片外存储单元。(3)与(4)通过(7)一一对应连接，以获得足够的视频显示处理能力。(3)通过(5)将编解码后视频数据输出到片外存储单元作为下一帧视频解码的参考帧及输出编码视频数据。(3-1)接收任意提供压缩数据外设(2-1)的视频数据解码，(3-2)接受(2-2)待压缩数据进行编码。任何(3-1)、(3-2)的数据都可以通过(5-1)～(5-2)与片外存储单元交换数据。

图3中，(7-3)在(1)的控制下，对(3-1)～(3-2)到(5-1)～(5-2)的视频编解码数据交换节点进行选通控制。(3-1)与(4-1)通过(7-1)一一对应连接，(3-2)与(4-2)通过(7-2)一一对应连接。

图4中，(6-3)在(1)的控制下，对外设(2-1)与(3-1)，以及(2-2)与(3-2)的视频编解码数据交换进行选通控制，将相应的压缩数据码流送入(3-1)进行视频解码，将待压缩的数字电视码流送入(3-2)进行视频编码。

Claims (7)

1.一种数字电视处理芯片多核系统片上网络拓扑结构，将数字电视芯片多核系统的模块组成分两个层次整合在一起，其特征是：层次一为集中式拓扑结构，将外设模块与视频编解码模块通过节点控制模块选通互联，层次二为联合式拓扑图结构，将视频编解码模块通过节点控制模块与显示处理模块一一对应互联，并与存储器控制模块选通互联；两个层次的拓扑结构都与微处理器连接。

2.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：所述的层次一中的外设模块包括提供解码数据的外设模块和提供编码数据的外设模块，提供解码数据的外设模块与视频解码模块互联，提供编码数据的外设模块与视频编码模块互联。

3.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：所述的层次二中的视频编解码模块都有相对应的视频显示处理模块，并通过互联节点一一对应连接；任意视频编解码模块都通过节点选通控制模块与片外存储控制单元选通连接。

4.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：所述层次一中的外设模块的视频数据通过层次一和层次二的互联拓扑结构，以及视频编解码模块的处理，到达显示处理模块，实现对多路外设信号同时并行的视频编解码处理。

5.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：所述层次一拓扑结构和层次二拓扑结构都具有方向性和阶段性；数据处理流从外设模块到视频编解码模块，又从视频编解码模块到显示存储控制模块，只存在单向数据处理，没有迭代循环。

6.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：所述层次一的外设模块的数量根据具体应用需要扩展。

7.根据权利要求1所述的数字电视处理芯片多核系统片上网络拓扑结构，其特征是：微处理器为所有外设模块、视频编解码模块、显示处理模块、存储控制模块提供配置控制，并进行音视频同步、音频解码处理。

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