CN101841339A - 一种编码器、译码器及编码、译码方法 - Google Patents

一种编码器、译码器及编码、译码方法 Download PDF

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CN101841339A CN200910080283A CN200910080283A CN101841339A CN 101841339 A CN101841339 A CN 101841339A CN 200910080283 A CN200910080283 A CN 200910080283A CN 200910080283 A CN200910080283 A CN 200910080283A CN 101841339 A CN101841339 A CN 101841339A
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Abstract

本发明提出了一种编码器，包括编码调制模块、交织模块、串并变换模块以及差分编码模块。编码调制模块将输入信息序列行调制编码后，经差分编码模块将多路并行信号分别进行加权和差分编码处理，获得编码信号并输出。本发明还公开了一种译码器及译码方法。本发明公开的技术方案，通过采用更加简单高效的数据处理方法，降低了差分编码技术、差分调制技术的译码和解调算法复杂度，降低处理延迟，提高了数据处理的速度。

Description

一种编码器、译码器及编码、译码方法
技术领域
本发明涉及数字通信领域，具体而言，本发明涉及一种编码器、译码器及编码、译码方法。
背景技术
数字信号在传输过程中由于受到噪声和干扰的影响会出现差错，在通信系统中一般采用纠错编码技术来保证可靠的传输。例如，在3GPP(3rdGeneration Partnership Project，第三代合作伙伴计划)LTE(Long Term Evolution，长期演进)系统中，采用卷积码实现纠错编码。其中，卷积码的编码器包含6个串连的寄存器，在编码开始时需要初始化编码器的寄存器，进行清“0”处理，在编码过程中，输入数据依次进入这些寄存器进行编码，所有的寄存器将存储的数据进行加权和相加，获得经过编码后的输出码字。3GPP移动通信系统所采用的卷积码编码技术规范由3GPP中的协议TS36.212详细描述。
如图1所示，为卷积码编码的结构示意图，编码器接收一路输入比特序列ck，k＝0，1，2，...，L，其中L是输入比特序列的比特个数。编码器输出为3路比特流：
Figure B2009100802834D0000011
Figure B2009100802834D0000012
和
Figure B2009100802834D0000013
分别对应于生成多项式G0、G1和G2的编码输出端。这些生成多项式按八进制为133、171和165，转化为二进制分别是
G 0 = { g 0 ( 0 ) , g 1 ( 0 ) , · · · , g 6 ( 0 ) } = { 1,0,1,1,0,1,1 } , G 1 = { g 0 ( 1 ) , g 1 ( 1 ) , · · · , g 6 ( 1 ) } = { 1,1,1,1,0,0,1 } ,
G 2 = { g 0 ( 2 ) , g 1 ( 2 ) , · · · , g 6 ( 2 ) } = { 1,1,0,0,1,0,1 } .
相应的3路比特流用公式表示为
Figure B2009100802834D0000017
其中，
Figure B2009100802834D0000018
是ck-l加权系数，加法运算为模2加法，i＝0，1，2，l＝0，1，…，6。
上述编码方法实质上是基于上述差分方程的差分编码技术。差分编码技术也经常应用于差分调制技术中，例如，差分BPSK技术(DPSK)、差分QPSK技术。
对于上述的差分编码技术、差分调制技术，通常可以使用Viterbi算法、或者BCJR算法进行译码和解调。然而，由于这些算法的复杂度随使用的寄存器个数呈指数增长，例如3GPP LTE的卷积码的译码复杂度至少是26的数量级。译码或者解调的算法复杂度太大必然导致处理速度较慢、处理延迟较大而且不实用，实际效果也不好。
因此，有必要提出一种更加简单高效的数据处理方法，降低上述差分编码技术、差分调制技术的译码和解调的算法复杂度，从而能降低编译码的处理延迟，提高数据处理速度，以满足IMT-Advanced系统的更高速度的需求。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决差分编码技术、差分调制技术的译码和解调的算法复杂度较高的问题。
本发明一方面提出了一种编码器，包括：
编码调制模块，所述编码调制模块将包含K个比特的输入信息序列{d1，…，dK}进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数；
交织模块，所述交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}；
串并变换模块，所述串并变换模块将经所述交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号
Figure B2009100802834D0000021
其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure B2009100802834D0000022
差分编码模块，  所述差分编码模块将p路并行信号
Figure B2009100802834D0000023
分别进行加权和差分编码处理，获得p路信号
Figure B2009100802834D0000024
并将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL}并输出，L为输出信号序列b的信号长度或者信号个数。
根据本发明的实施例，所述编码调制模块为TCM(Trellis Code Modulation，网格编码调制)编码单元，所述TCM编码单元将包含K个比特输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。
根据本发明的实施例，所述差分编码模块p路寄存器个数相同，均为ω个，且
Figure B2009100802834D0000031
其中ω为整数。
根据本发明的实施例，所述差分编码模块第i路寄存器对应的加权系数为
Figure B2009100802834D0000032
其中0≤t≤ω。
根据本发明的实施例，所述差分编码模块每一路寄存器对应的加权系数取值相同。
根据本发明的实施例，所述差分编码模块每一路寄存器对应的加权系数
Figure B2009100802834D0000034
取值不相同。
根据本发明的实施例，所述差分编码模块第i路在第j时刻输出的差分编码序列为
Figure B2009100802834D0000035
所述差分编码模块将所述p路信号
Figure B2009100802834D0000036
相加，获得相应的信号序列b＝{b1，…，bL}。
根据本发明的实施例，所述差分编码模块的寄存器初始化为全零状态，使用归零的结尾处理，其输出信号序列b的信号长度L＝Li+ω。
根据本发明的实施例，所述差分编码模块对输出序列进行无结尾处理，其输出信号序列b的信号长度L＝Li。
本发明另一方面还提出了一种编码方法，包括以下步骤：
编码调制模块将包含K个比特的输入信息序列{d1，…，dK}进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数；
交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}，经过串并变换模块将经所述交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号
Figure B2009100802834D0000037
其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure B2009100802834D0000038
差分编码模块将p路并行信号分别进行加权和差分编码处理，获得p路信号
Figure B2009100802834D00000310
并将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL}并输出，L为输出信号序列b的信号长度或者信号个数。
根据本发明的实施例，所述编码调制模块将所述输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。
根据本发明的实施例，所述差分编码模块p路寄存器个数相同，均为ω个，且
Figure B2009100802834D0000041
其中ω为整数。
根据本发明的实施例，所述差分编码模块第i路寄存器对应的加权系数为
Figure B2009100802834D0000042
其中0≤t≤ω。
根据本发明的实施例，所述差分编码模块每一路寄存器对应的加权系数
Figure B2009100802834D0000043
取值相同或不相同。
本发明另一方面还提出了一种译码器，包括：
差分解码模块，所述差分解码模块将接收信号进行差分检测并输出p路并行的软解调信息，其中p为整数，为编码过程中差分编码的并行路数；
并串变换模块，所述并串变换模块将所述p路并行的所述软解调信息并串转换后串行输出；
去交织器模块，所述去交织模块将串行输入的所述软解调信息去交织后输出；
SISO(Soft-input Soft-output，软输入软输出)译码模块，所述SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息；
交织器模块，所述交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，
串并变换模块，所述串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输出，
差分编码重构模块，所述差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
根据本发明的实施例，所述p路并行的软解调信息为
Figure B2009100802834D0000051
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，
Figure B2009100802834D0000052
代表在并且
Figure B2009100802834D0000054
其中i≠l的条件下取x的最小值，‖y‖为复数y的模，
Figure B2009100802834D0000055
为所述差分解码模块的寄存器的初始化的初始值，接收信号是r＝{r1，…，rL}，先验信息是w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
根据本发明的实施例，所述SISO译码模块通过BCJR算法进行软输入软输出译码，对N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′K}，其中，每个软译码信息ei(i＝1，…，N)包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值，N＝L×p。
根据本发明的实施例，所述差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号中的M种软符号信息给出每路信号的似然估计
Figure B2009100802834D0000059
Figure B2009100802834D00000510
其中，
Figure B2009100802834D00000511
N0为噪声功率谱密度，j＝1，…，L；
所述差分编码重构模块利用信号的似然估计
Figure B2009100802834D00000512
重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
其中
Figure B2009100802834D00000514
j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
所述差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
本发明另一方面还提出了一种译码方法，包括以下步骤：
差分解码模块将接收到的信号进行差分检测，输出p路并行的软解调信息，经并串变换模块并串转换后串行输出，其中p为整数，为编码过程中差分编码的并行路数；
去交织模块将串行输入的所述软解调信息去交织后输出；
SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息。
根据本发明的实施例，所述输出相应的软译码信息并反馈给差分解码模块包括：
交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，经串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输入到差分编码重构模块，所述差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
根据本发明的实施例，所述p路并行的软解调信息为
Figure B2009100802834D0000061
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，代表在
Figure B2009100802834D0000063
并且
Figure B2009100802834D0000064
其中i≠l的条件下取x的最小值，‖y‖代表复数y的模，
Figure B2009100802834D0000065
为所述差分解码模块的寄存器的初始化的初始值，接收信号是r＝{r1，…，rL}，先验信息是w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
根据本发明的实施例，所述SISO译码模块通过BCJR算法进行软输入软输出译码，对N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′K}，其中，每个软译码信息ei(i＝1，…，N)包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值，N＝L×p。
根据本发明的实施例，所述差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号中的M种软符号信息
Figure B2009100802834D0000067
给出每路信号的似然估计
Figure B2009100802834D0000072
Figure B2009100802834D0000073
其中，
Figure B2009100802834D0000074
N0为噪声功率谱密度，j＝1，…，L；
所述差分编码重构模块利用信号的似然估计
Figure B2009100802834D0000075
重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
其中j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
所述差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
本发明提出上述编码器、编码方法，通过采用更加简单高效的数据处理方法，降低了差分编码技术、差分调制技术的算法复杂度，降低处理延迟，提高了数据处理的速度。
相应地，本发明的译码器、译码方法，通过采用更加简单高效的数据处理方法，降低了差分译码技术、差分解调技术的算法复杂度，提高了数据处理的速度，有效降低了译码处理的复杂度和减少译码延迟。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为卷积码编码的结构示意图；
图2为本发明编码器的结构示意图；
图3为编码调制模块实施例的结构意图；
图4为串并变换模块实施例的结构意图；
图5为差分编码模块实施例的结构意图；
图6为本发明编码方法的流程图；
图7为本发明译码器的结构示意图；
图8为本发明译码方法的流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
如图2所示，本发明提出了一种编码器，包括以下模块：编码调制模块，交织模块，串并变换模块，差分编码模块。
其中，编码调制模块将包含K个比特的输入信息序列{d1，…，dK}进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数。
作为本发明的实施例，编码调制模块为TCM编码单元，TCM编码单元将包含K个比特输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。如图3所示，为本发明编码调制模块一个实施例的结构意图，二进制信息分成两路输入实现TCM编码。
此外，编码调制处理模块还可以采用常用的信道编码与数字调制的级联。信道编码可以是常用的分组码，例如BCH码、卷积码、Turbo码、LDPC码等编码技术。数字调制可以是常用的BPSK、QPSK、8PSK、16QAM、64QAM等。
交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}。作为本发明的实施例，交织器为块交织器，对N个输入信号{c1，…，cN}进行交织处理，输出N个交织后的信号{f1，…，fN}。
串并变换模块将经过交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号
Figure B2009100802834D0000081
其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure B2009100802834D0000082
如图4所示，为实施串并变换的结构意图。
差分编码模块，将p路并行信号
Figure B2009100802834D0000083
分别进行加权和差分编码处理，获得p路信号
Figure B2009100802834D0000084
并将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL)并输出，L为输出信号序列b的信号长度或者信号个数。
作为本发明的实施例，如图5所示，为本发明差分编码模块的一个实施例。其中，差分编码模块p路寄存器个数相同，均为ω个，且
Figure B2009100802834D0000091
其中ω为整数。如图5所示，差分编码模块第i路寄存器对应的加权系数为
Figure B2009100802834D0000092
其中0≤t≤ω。
作为本发明的实施例，差分编码模块每一路寄存器对应的加权系数
Figure B2009100802834D0000093
取值可以相同。
作为本发明的又一个实施例，差分编码模块每一路寄存器对应的加权系数
Figure B2009100802834D0000094
取值部分不相同或完全不相同。
如图5所示，在第j时刻输入信息aj时，差分编码模块第i路在第j时刻输出的差分编码序列为
Figure B2009100802834D0000095
所述差分编码模块将所述p路信号
Figure B2009100802834D0000096
相加，获得相应的信号序列b＝{b1，…，bL}，其中，
Figure B2009100802834D0000097
为差分编码模块的寄存器的初始化的初始值。
作为本发明的实施例，差分编码模块的寄存器初始化为全零状态，使用归零的结尾处理，其输出信号序列b的信号长度L＝Li+ω。
作为本发明的实施例，差分编码模块对输出序列进行无结尾处理，其输出信号序列b的信号长度L＝Li。
此外，本发明提出的差分编码模块的所有的寄存器可以都初始化为同一个初始值，该初始值对应于全零比特所映射的一个调制信号。例如，该初始值可以是一个8PSK信号。
如图6所示，本发明还提出了一种编码方法，包括以下步骤：
S601：编码调制模块将包含K个比特的输入信息序列进行调制编码后输出。
在步骤S601中，编码调制模块将包含K个比特的输入信息序列{d1，…，dK)进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数。
进一步而言，编码调制模块将所述输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。
S602：交织模块将经编码调制后的信号进行交织，并经过串并变换模块分成多路并行的输出信号。
在步骤S602中，交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}，经过串并变换模块将经所述交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure B2009100802834D0000102
S603：差分编码模块将多路并行信号分别进行加权和差分编码处理，合并相加后输出得到编码信息。
在步骤S603中，差分编码模块将p路并行信号分别进行加权和差分编码处理，获得p路信号
Figure B2009100802834D0000104
开将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL}并输出，L为输出信号序列b的信号长度或者信号个数。
差分编码模块可以采用如图5所示的差分编码结构。例如，差分编码模块p路寄存器个数相同，均为ω个，且
Figure B2009100802834D0000105
其中ω为整数。其中，差分编码模块第i路寄存器对应的加权系数为
Figure B2009100802834D0000106
其中0≤t≤ω。
进一步而言，差分编码模块每一路寄存器对应的加权系数
Figure B2009100802834D0000107
取值可以相同或部分相同或完全不同。
例如，如图5所示，在第j时刻输入信息aj时，差分编码模块第i路在第j时刻输出的差分编码序列为
Figure B2009100802834D0000108
所述差分编码模块将所述p路信号
Figure B2009100802834D0000109
相加，获得相应的信号序列b＝{b1，…，bL}，其中，
Figure B2009100802834D00001010
为差分编码模块的寄存器的初始化的初始值。
作为上述方法的实施例，差分编码模块的寄存器初始化为全零状态，使用归零的结尾处理，其输出信号序列b的信号长度L＝Li+ω。
作为上述方法的实施例，差分编码模块对输出序列进行无结尾处理，其输出信号序列b的信号长度L＝Li。
本发明提出上述编码器、编码方法，通过采用更加简单高效的数据处理方法，降低了差分编码技术、差分调制技术的算法复杂度，降低处理延迟，提高了数据处理的速度。
如图7所示，本发明还提出了一种译码器，包括：差分解码模块，并串变换模块，去交织器模块，SISO译码模块，交织器模块，串并变换模块，差分编码重构模块。
其中，差分解码模块将接收信号进行差分检测并输出p路并行的软解调信息，其中p为整数，为编码过程中差分编码的并行路数；并串变换模块将所述p路并行的所述软解调信息并串转换后串行输出；去交织模块将串行输入的所述软解调信息去交织后输出；SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息；交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输出，差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
差分解码模块对接收信号r＝{r1，…，rL}和先验信息w＝{w1，…，wL}进行差分检测，并输出新的软解调信号。
差分解码模块接收信号r＝{r1，…，rL}，得到p路并行的软解调信息为
Figure B2009100802834D0000111
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，
Figure B2009100802834D0000112
代表在并且
Figure B2009100802834D0000114
其中i≠l的条件下取x的最小值，‖y‖代表复数y的模，
Figure B2009100802834D0000115
为所述差分解码模块的寄存器的初始化的初始值，接收信号是r＝{r1，…，rL}，先验信息是w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
差分解码模块在每个时刻j输出p路并行信号
Figure B2009100802834D0000116
其中，每路信号
Figure B2009100802834D0000117
还包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值。
其中，先验信息w＝{w1，…，wL}在第一次迭代译码开始时，初始化为全零的数值。
软输入软输出SISO译码模块接收经过并串变换和去交织处理的N个软解调信号Le(ci)(i＝1，…，N)，其中，N＝L×p，每个软解调信号Le(ci)包含M种软符号信息。SISO译码模块使用BCJR算法对这N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′K}，其中每个软译码信息ei(i＝1，…，N)还包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值。软译码信息e＝{e1，…，eN}再经过交织处理、串并变换，在每个时刻j输出p路并行信号
Figure B2009100802834D0000121
这p路并行信号
Figure B2009100802834D0000122
经过差分编码重构处理，输出重构信号w＝{w1，…，wL}，并将重构信号w反馈至差分解码模块，作为更新的先验信息参与迭代译码。
其中，每路信号
Figure B2009100802834D0000123
包含M种软符号信息
Figure B2009100802834D0000124
分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值。差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号
Figure B2009100802834D0000125
中的M种软符号信息
Figure B2009100802834D0000126
给出每路信号
Figure B2009100802834D0000127
的似然估计
Figure B2009100802834D0000128
Figure B2009100802834D0000129
其中，
Figure B2009100802834D00001210
N0为噪声功率谱密度，j＝1，…，L；
所述差分编码重构模块利用信号的似然估计
Figure B2009100802834D00001211
重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
Figure B2009100802834D00001212
其中j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
所述差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
此外，在差分编码重构模块使用的差分编码方法中，所有的寄存器都初始化为同一个初始值，该初始值对应于全零比特所映射的一个调制信号。例如，该初始值可以是一个8PSK信号。
如图8所示，本发明还提出了一种译码方法，包括以下步骤：
S801：差分解码模块将接收到的信号进行差分检测并输出多路并行的软解调信息，经并串变换模块并串转换后串行输出。
在步骤S801中，差分解码模块将接收到的信号进行差分检测，输出p路并行的软解调信息，经并串变换模块并串转换后串行输出，其中p为整数，为编码过程中差分编码的并行路数。
结合本发明实施例中给出的编码方案，相应地，所述p路并行的软解调信息为
Figure B2009100802834D0000131
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，
Figure B2009100802834D0000132
代表在
Figure B2009100802834D0000133
并且
Figure B2009100802834D0000134
其中i≠l的条件下取x的最小值，‖y‖代表复数y的模，为所述差分解码模块的寄存器的初始化的初始值，接收信号是r＝{r1，…，rL}，先验信息是w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
S802：将软解调信息去交织。
在步骤S802中，去交织模块将串行输入的所述软解调信息去交织后输出。
S803：对软解调信息进行SISO译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后输出最后的译码信息。
在步骤S803中，SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息。
其中，上述输出相应的软译码信息并反馈给差分解码模块包括：
交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，经串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输入到差分编码重构模块，所述差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
具体而言，SISO译码模块通过BCJR算法进行软输入软输出译码，对N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′K}，其中，每个软译码信息ei(i＝1，…，N)包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值，N＝L×p。
其中，差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号
Figure B2009100802834D0000141
中的M种软符号信息
Figure B2009100802834D0000142
给出每路信号
Figure B2009100802834D0000143
的似然估计
Figure B2009100802834D0000144
Figure B2009100802834D0000145
其中，
Figure B2009100802834D0000146
N0为噪声功率谱密度，j＝1，…，L；
差分编码重构模块利用信号的似然估计
Figure B2009100802834D0000147
重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
其中
Figure B2009100802834D0000149
j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
本发明提出的上述译码器、译码方法，通过采用更加简单高效的数据处理方法，降低了差分译码技术、差分解调技术的算法复杂度，提高了数据处理的速度，有效降低了译码处理的复杂度和减少译码延迟。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (23)

1.一种编码器，其特征在于，包括：
编码调制模块，所述编码调制模块将包含K个比特的输入信息序列{d1，…，dK}进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数；
交织模块，所述交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}；
串并变换模块，所述串并变换模块将经所述交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure F2009100802834C0000012
差分编码模块，所述差分编码模块将p路并行信号
Figure F2009100802834C0000013
分别进行加权和差分编码处理，获得p路信号
Figure F2009100802834C0000014
并将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL}并输出，L为输出信号序列b的信号长度或者信号个数。
2.如权利要求1所述的编码器，其特征在于，所述编码调制模块为网格编码调制TCM编码单元，所述TCM编码单元将包含K个比特输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。
3.如权利要求1所述的编码器，其特征在于，所述差分编码模块p路寄存器个数相同，均为ω个，且其中ω为整数。
4.如权利要求3所述的编码器，其特征在于，所述差分编码模块第i路寄存器对应的加权系数为
Figure F2009100802834C0000016
其中0≤t≤ω。
5.如权利要求4所述的编码器，其特征在于，所述差分编码模块每一路寄存器对应的加权系数
Figure F2009100802834C0000017
取值相同。
6.如权利要求4所述的编码器，其特征在于，所述差分编码模块每一路寄存器对应的加权系数
Figure F2009100802834C0000018
取值不相同。
7.如权利要求5至6之一所述的编码器，其特征在于，所述差分编码模块第i路在第j时刻输出的差分编码序列为所述差分编码模块将所述p路信号
Figure F2009100802834C0000022
相加，获得相应的信号序列b＝{b1，…，bL}。
8.如权利要求7所述的编码器，其特征在于，所述差分编码模块的寄存器初始化为全零状态，使用归零的结尾处理，其输出信号序列b的信号长度L＝Li+ω。
9.如权利要求7所述的编码器，其特征在于，所述差分编码模块对输出序列进行无结尾处理，其输出信号序列b的信号长度L＝Li。
10.一种编码方法，其特征在于，包括以下步骤：
编码调制模块将包含K个比特的输入信息序列{d1，…，dK}进行调制编码后，输出N个调制信号{c1，…，cN}，其中K、N为整数；
交织模块将经编码调制后的信号{c1，…，cN}进行交织后输出{f1，…，fN}，经过串并变换模块将经所述交织模块交织后的信号{f1，…，fN}进行串并变换后分成p路并行的输出信号
Figure F2009100802834C0000023
其中p为整数，且i＝1，…，p，Li为第i路输出的信号长度或者个数，
Figure F2009100802834C0000024
差分编码模块将p路并行信号
Figure F2009100802834C0000025
分别进行加权和差分编码处理，获得p路信号
Figure F2009100802834C0000026
并将所述p路信号b(i)(i＝1，…，p)相加，获得相应的信号序列b＝{b1，…，bL}并输出，L为输出信号序列b的信号长度或者信号个数。
11.如权利要求10所述的编码方法，其特征在于，所述编码调制模块将所述输入信息序列{d1，…，dK}进行TCM调制编码，输出N个调制信号{c1，…，cN}，其中ci(i＝1，…，N)取自调制星座的信号集合S＝{s1，…，sM}中的一个信号sn(n＝1，…，M)。
12.如权利要求10所述的编码方法，其特征在于，所述差分编码模块p路寄存器个数相同，均为ω个，且
Figure F2009100802834C0000027
其中ω为整数。
13.如权利要求12所述的编码方法，其特征在于，所述差分编码模块第i路寄存器对应的加权系数为
Figure F2009100802834C0000028
其中0≤t≤ω。
14.如权利要求13所述的编码方法，其特征在于，所述差分编码模块每一路寄存器对应的加权系数
Figure F2009100802834C0000031
取值相同或不相同。
15.一种译码器，其特征在于，包括：
差分解码模块，所述差分解码模块将接收信号进行差分检测并输出p路并行的软解调信息，其中p为整数，为编码过程中差分编码的并行路数；
并串变换模块，所述并串变换模块将所述p路并行的所述软解调信息并串转换后串行输出；
去交织器模块，所述去交织模块将串行输入的所述软解调信息去交织后输出；
软输入软输出SISO译码模块，所述SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息；
交织器模块，所述交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，
串并变换模块，所述串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输出，
差分编码重构模块，所述差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
16.如权利要求15所述的译码器，其特征在于，所述p路并行的软解调信息为
Figure F2009100802834C0000032
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，
Figure F2009100802834C0000033
代表在
Figure F2009100802834C0000034
并且
Figure F2009100802834C0000035
其中i≠l的条件下取x的最小值，‖y‖为复数y的模，
Figure F2009100802834C0000036
为所述差分解码模块的寄存器的初始化的初始值，接收信号为r＝{r1，…，rL}，先验信息为w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
17.如权利要求16的译码器，其特征在于，所述SISO译码模块通过BCJR算法进行软输入软输出译码，对N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′k}，其中，每个软译码信息ei(i＝1，…，N)包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值，N＝L×p。
18.如权利要求17的译码器，其特征在于，所述差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号
Figure F2009100802834C0000041
中的M种软符号信息
Figure F2009100802834C0000042
给出每路信号的似然估计
Figure F2009100802834C0000044
Figure F2009100802834C0000045
其中，
Figure F2009100802834C0000046
N0为噪声功率谱密度，j＝1，…，L；
所述差分编码重构模块利用信号的似然估计
Figure F2009100802834C0000047
重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
Figure F2009100802834C0000048
其中
Figure F2009100802834C0000049
j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
所述差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
19.一种译码方法，其特征在于，包括以下步骤：
差分解码模块将接收到的信号进行差分检测，输出p路并行的软解调信息，经并串变换模块并串转换后串行输出，其中p为整数，为编码过程中差分编码的并行路数；
去交织模块将串行输入的所述软解调信息去交织后输出；
SISO译码模块将所述软解调信息进行译码，输出相应的软译码信息并反馈给差分解码模块，当译码迭代结束后所述SISO译码模块输出最后的译码信息。
20.如权利要求19所述的译码方法，其特征在于，所述输出相应的软译码信息并反馈给差分解码模块包括：
交织器模块接收所述SISO译码模块输出的软译码信息，进行交织后输出，经串并变换模块将交织后的所述软译码信息串并变换后分为p路并行输入到差分编码重构模块，所述差分编码重构模块将并行输入的所述软译码信息经过差分编码重构处理后，反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
21.如权利要求20所述的译码方法，其特征在于，所述p路并行的软解调信息为
Figure F2009100802834C0000051
其中，n＝1，…，M，l＝1，…，p，j＝1，…，L，代表在
Figure F2009100802834C0000053
并且其中i≠l的条件下取x的最小值，‖y‖为复数y的模，
Figure F2009100802834C0000055
为所述差分解码模块的寄存器的初始化的初始值，接收信号为r＝{r1，…，rL}，先验信息为w＝{w1，…，wL}，L为编码信息序列的信号长度或者信号个数，S＝{s1，…，sM}为调制星座M信号集合，包含M个信号。
22.如权利要求21的译码方法，其特征在于，所述SISO译码模块通过BCJR算法进行软输入软输出译码，对N个软解调信号Le(ci)(i＝1，…，N)进行相应的译码处理，输出相应的软译码信息e＝{e1，…，eN}和相应的二进制译码信息d′＝{d′1，…，d′K}，其中，每个软译码信息ei(i＝1，…，N)包含M种软符号信息，分别对应于调制星座的信号集合S＝{s1，…，sM}中的M个信号的似然值，N＝L×p。
23.如权利要求22的译码方法，其特征在于，所述差分编码重构模块在第j时刻，基于软译码信息e＝{e1，…，eN}经过交织处理、串并变换后在第j时刻输出的每路并行信号
Figure F2009100802834C0000056
中的M种软符号信息
Figure F2009100802834C0000057
给出每路信号
Figure F2009100802834C0000058
的似然估计
Figure F2009100802834C0000059
Figure F2009100802834C00000510
其中，
Figure F2009100802834C00000511
N0为噪声功率谱密度，j＝1，…，L；
所述差分编码重构模块利用信号的似然估计重构编码信号b＝{b1，…，bL}的似然估计w＝{w1，…，wL}，在第j时刻：
Figure F2009100802834C0000061
其中
Figure F2009100802834C0000062
j＝1，…，L，mi为编码时第i路差分编码的寄存器个数；
所述差分编码重构模块将所述似然估计w＝{w1，…，wL}反馈至所述差分解码模块，作为更新的先验信息参与所述差分解码模块的迭代差分解码。
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