CN101820289A - 一种用于空间环境的弹性交换装置 - Google Patents

Abstract

一种用于空间环境的弹性交换装置，属于卫星通信技术领域，其特点是通过纠错能力不等的多种编码方案与交换规模的动态调整，自动适应由于空间环境的复杂多变导致的存储器错误率变化，实现交换容量与可靠性的折中，本发明的特征在于，含有：控制系统、存储器、编码器、译码器和数据接口；其中，控制系统由编译码控制单元、存储器分配单元和地址映射单元构成，编译码控制单元根据存储器软错误率估计值、各路入线数据的优先级与容错指标、地面指令，结合存储器的容量，确定合适的编码方案；存储器分配单元根据选定的编码方案分配存储空间；地址映射单元按照映射表控制存储器读写，实现交换功能。

Description

一种用于空间环境的弹性交换装置

技术领域

一种用于空间环境的弹性交换装置属于卫星通信技术领域。

背景技术

交换装置是大规模通信网络的枢纽，其作用是在请求通信的终端之间建立起通信链路，支持信息端到端的有效传递。从功能上看，传统的交换装置包括控制系统、存储器和数据接口三大组成部分。控制系统主要负责地址映射，即按照映射表中指定的映射关系，将存储器中存储的来自输入数据线(简称“入线”)的数据读出到相应的输出数据线(简称“出线”)上，完成交换功能。存储器在数据输入阶段对数据进行存储，在数据输出阶段将数据输出。数据接口负责对交换装置内外不同信号格式进行转换与适配，并实现必要的串并、并串变换操作。

如今，存储器通常由超大规模集成电路存储芯片构成。由于各种原因，存储器在工作时不可避免地存在错误。存储器错误主要分为硬错误和软错误两种。硬错误表现为在某个或某些位置上存取数据重复出错，错误无法通过其他手段纠正。它的成因包括由于使用不当或外部强电磁辐射造成存储单元烧毁，或存储单元本身偶然损坏等。常见的存储器错误多为软错误。软错误主要由电磁辐射和噪声干扰等因素引起，出错的位置具有随机性，出错概率可以通过某些手段进行控制。

在地面通信网络中，电磁辐射较弱，存储器出错概率很小，基本不会影响通信质量。然而，在卫星通信应用环境中，电磁辐射远强于地面环境，存储器出现软错误的概率较大。具体来说，空间环境充满了来自宇宙的各种粒子(如质子、电子、α粒子、γ射线等)，这些高能粒子撞击存储芯片可导致存储单元电平发生改变，产生单粒子反转效应(Single Event Upset)，造成数据错误；单个高能粒子导致瞬态电流在逻辑电路中传播，产生单粒子瞬时脉冲效应(SingleEvent Transient)，破坏读写信号的稳定性。特别是随着存储器向高速、大容量、低功耗方向发展，软错误问题变得愈发严峻。低电压将减少电容容量从而增加存储单元对于辐射粒子的敏感性；更快的时钟频率给粒子更多机会中断读或写命令；更高的存储单元密度增加了单粒子触发多个数据位发生反转(称为“单粒子多位反转”效应)的概率。在空间环境中，为保证通信质量，必须采取有效的措施降低存储器软错误率。

降低软错误率的方法主要包括加固封装(如在芯片上封装一层塑料)、改进内部设计(如在存储单元内部增加电容器)、纠错编码等。加固封装的方法不能完全隔离电磁辐射，只能起到有限的防护作用；改进内部设计的方法使得芯片复杂度更高，潜在风险加大，并且成本较高。相比而言，纠错编码是一种低成本、技术成熟、稳定可靠的方法，得到了广泛应用。纠错编码的基本原理是按照某种规则，在原始数据基础上加入一定量的校验数据，使原始数据和校验数据之间存在某种约束关系。这些约束关系可用来发现和纠正一定数量的错误。原始数据占全部数据的比重称为码率。一般来说，对于同一类型的编码，码率越低纠错能力越强，但校验数据占用的存储开销也越大。由于存储器的总容量受限，校验数据占用的存储空间越大，交换装置能支持的数据路数就越小。

现有的交换装置中，存储器纠错编码大都采用一种固定类型的编码方法和固定的码率。这样的设计固然简单，但纠错能力却固定不变。而在实际的空间环境中，飞行器的运动以及太阳活动对辐射带的影响都将引起电磁辐射强度的改变，造成存储器软错误率的动态变化。遇到较恶劣的环境时，纠错能力可能无法保证所需的可靠性；遇到较理想的环境时，纠错能力又可能过剩，反而付出了不必要的存储开销代价，限制了交换容量。总之，现有的交换装置，其编码方案缺乏灵活性，纠错能力无法与复杂多变的空间环境相适应。

发明内容

基于以上背景，我们发明了一种用于空间环境的弹性交换装置。与传统的交换装置相比，本发明最大的特点是能提供纠错能力不等的多种编码方案，通过编码方案和交换规模的动态调整，自动适应由空间环境变化导致的存储器软错误率变化，从而在保证所要求的可靠性基础上，最小化编码存储开销，最大化交换容量，取得可靠性和容量的折中。

本发明的特征在于：

(1)它含有：控制系统、存储器、编码器、译码器和数据接口(如图1所示)，其中：

控制系统，含有：编译码控制单元、存储器分配单元和地址映射单元，其中：

编译码控制单元，设有：存储器软错误率估计值输入端，与外部的空间环境感知器相连，所述软错误至少包括单粒子反转效应造成的软错误，所述软错误率估计值在(0，0.5)区间的实数中取值；各路入线数据的优先级输入端，与外部的信令系统相连，所述各路入线数据中每一路入线数据是一条入线的一个时隙所承载的数据，所述各路入线数据的优先级是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据的优先级，在{0，1，...，N}集合中取值，N为自然数，当某条入线的某个时隙没有承载数据时，对应的元素取“0”，除此之外元素的取值越高表示对应的一路入线数据的优先级等级越高，元素按照入线号和入线时隙号递增的顺序排列，所述入线号和入线时隙号均为非负整数，入线号的取值范围为集合{0，1，...，L-1}，L为交换装置的总入线数，入线时隙号的取值范围为集合{0，1，...，T-1}，T为一帧内的入线时隙数；各路入线数据的容错指标输入端，与外部的信令系统相连，所述各路入线数据的容错指标是一个一维向量，向量的长度为交换装置所提供的总入线数据路数，每个元素表示对应的一路入线数据经过交换后所允许的最大错误率，在(0，0.5)区间的实数中取值，元素按照入线号和入线时隙号递增的顺序排列；地面指令输入端，与地面控制中心相连，所述地面指令是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据是否允许被交换，在{0，1}中取值，取值为“0”表示不允许被交换，取值为“1”表示允许被交换，元素按照入线号和入线时隙号递增的顺序排列；时钟输入端，与外部的时钟模块相连；还设有：编码控制字输出端，与存储器分配单元相连，所述编码控制字为一维向量，向量的长度等于所述交换装置提供的总入线数据的路数，每个元素表示对应的一路入线数据采用的编码方案编号，在{0，1，...，M}集合中取值，M为大于1的自然数，当某条入线的某个时隙没有承载数据或数据的交换请求被拒绝时，对应的元素取“0”，元素按照入线号和入线时隙号递增的顺序排列，所述编码方案采用不同码率的二进制本原BCH码及其缩短码；

存储器分配单元，设有：编码控制字输入端、时钟输入端；还设有：入线数据存储地址表输出端，所述入线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，矩阵共有2+x列，x为不小于1的整数，其取值取决于所采用的编码码率的最小值，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，对于交换请求被响应的入线数据对应的行，其余列中的元素表示该路入线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的入线数据对应的行，其余列中的元素没有实际意义，可随意取值；

地址映射单元，设有：编码控制字输入端、映射表输入端、入线数据存储地址表输入端和时钟输入端，分别与编译码控制单元、外部的信令系统、存储器分配单元和外部的时钟模块相连，其中，所述映射表为矩阵格式，行数为在当前任务周期内向交换装置申请交换的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，列数等于4，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，第三列为各路入线数据的出线号，第四列为各路入线数据的出线时隙号，所述出线号和出线时隙号均为非负整数，出线号的取值范围为集合{0，1，...，K-1}，K为交换装置的总出线数，出线时隙号的取值范围为集合{0，1，...，S-1}，S是一帧内的出线时隙数；还设有：出线数据存储地址表输出端，所述出线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的出线数据总路数，各行按照出线号和出线时隙号递增的规律排列，矩阵列数与入线数据存储地址表相同，第一列为各路出线数据的出线号，第二列为各路出线数据的出线时隙号，对于交换请求被响应的出线数据对应的行，其余列中的元素表示该路出线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的出线数据对应的行，其余列中的元素没有实际意义，可随意取值；译码控制字输出端，所述译码控制字是一个一维向量，向量的长度等于交换装置所提供的总出线数据路数，每个元素表示对应的一路出线数据所采用的编码方案编号，每个元素的取值范围为集合{0，1，...，M}，取值为“0”表示无数据在该条出线的该时隙输出或原本应在该条出线的该时隙输出的数据其交换请求被交换装置拒绝，元素按照出线号和出线时隙号递增的顺序排列；

存储器，设有：数据写入输入端(DATA_W)、写地址输入端(ADDR_W)、读地址输入端(ADDR_R)、读写控制输入端(R/W)和时钟输入端，分别与编码器、所述存储器分配单元、所述地址映射单元、外部的读写控制模块和外部的时钟模块相连，分别输入已编码的入线数据、要写入的数据的存储地址、要读出的数据的存储地址、读写控制信号和时钟，所述读写控制信号是一个布尔变量，取值为“0”表示当前向存储器中写入数据，取值为“1”表示当前从存储器中读出数据；还设有：数据读出输出端(DATA_R)，与译码器相连，输出已编码的出线数据；

编码器，设有：数据输入端、控制输入端和时钟输入端，分别输入未编码的入线数据、所述编码控制字和时钟；还设有：数据输出端，输出已编码的入线数据；所述编码器还预设有：一个所述编码控制字给出的编码方案编号与对应于该编码方案的生成多项式的映射关系表；

译码器，设有：数据输入端、控制输入端和时钟输入端，分别输入已编码的出线数据、所述译码控制字和时钟；还设有：数据输出端，输出译码后的出线数据；所述译码器还预设有：一个所述译码控制字给出的编码方案编号与对应于该编码方案的校验矩阵的映射关系表；

数据接口，设有：一组并行入线数据输入端、一个串行出线数据输入端和时钟输入端，分别输入待交换的并行入线数据、已完成交换的串行出线数据和时钟；还设有：一组并行出线数据输出端和一个串行入线数据输出端，分别输出已完成交换的并行出线数据和待交换的串行入线数据。

(2)所述编码方案采用分组码。

综上，与现有的采用固定纠错编码方案的交换装置相比，本发明能够在容量与可靠性之间取得良好的折中，大大提高了交换的灵活性，特别适用于软错误率动态变化的空间环境。同时，本发明的实现复杂度相比于现有交换装置增加并不大。其中存储器和数据接口与现有交换装置中使用的部件完全相同。为防止编译码过程本身受到单粒子反转等辐射效应影响，编译码控制单元、存储器分配单元、地址映射单元、编码器和译码器在实现时需采用基于熔丝或反熔丝技术的芯片。

附图说明

图1用于空间环境的弹性交换装置结构框图。

图2存储器内部结构示意图。

图3存储器的二进制对称信道模型。

具体实施方式

下面结合一个实施例更加详细地解释本发明。

假设某用于空间环境的弹性交换装置有4条入线和4条出线。入线与出线分别依次编号为0～3。每条入线和每条出线的复用时隙数为8，每个时隙承载16位二进制数据。存储器共有32个存储单元，每个单元的容量为两字节，即16比特(如图2所示)，恰好可存储一个时隙的数据。

本实施例基于以下假设：

●仅考虑单粒子反转效应造成的存储器软错误，此时存储器可以建模为如图3所示的二进制对称信道，p即为存储器的软错误率；

●编码类型仅考虑二进制本原BCH码及其缩短码；这是一类强有力的纠正随机错误的循环码，码长和纠错能力可灵活设计，编译码器实现结构简单；

●考虑两种空间环境：一种环境下单粒子效应较弱，p的值约为10^-4；另一种环境下单粒子效应较强，p的值约为10^-3。

以下参考图1介绍交换装置的工作流程。

1)系统初始化，编码器存储系统所支持的所有编码方案的生成多项式，译码器存储系统所支持的所有编码方案的校验矩阵。例如，系统支持(31，16)BCH码，该码的生成多项式为

g(X)＝X¹⁵+X¹¹+X¹⁰+X⁹+X⁸+X⁷+X⁵+X³+X²+X+1

该码的校验矩阵为

1000000000000001100100001111000

0100000000000000110010000111100

0010000000000000011001000011110

0001000000000000001100100001111

0000100000000001100010011111111

0000010000000001010101000000111

0000001000000001001110101111011

0000000100000001000011011000101

0000000010000001000101100011010

0000000001000000100010110001101

0000000000100001110101010111110

0000000000010000111010101011111

0000000000001001111001011010111

0000000000000101011000100010011

0000000000000011001000011110001

2)任务周期启动，交换装置接收外部信息。外部信息包括由空间环境感知器输出的存储器软错误率估计值、由信令系统输出的各路入线数据的优先级和容错指标要求以及映射表、由地面控制中心输出的地面指令。假定在当前任务周期内单粒子效应较弱，软错误率估计值为10^-4，各路入线数据的优先级为

容错指标为

映射表如表1所示，地面指令为

分析以上外部信息可知，当前任务周期内每条入线的每个时隙均有数据输入到交换装置，入线0上的各路数据的优先级为3，入线1上的各路数据的优先级为2，入线2和入线3上的各路数据的优先级均为1，所有入线数据的容错指标均为10^-11，地面控制中心允许所有入线数据进行交换。交换映射关系为(参见表1)：从空间上看，入线0交换到出线2，入线1交换到出线3，入线2交换到出线0，入线3交换到出线1；从时间上看，每条入线的时隙0～3按顺序交换到对应出线的时隙4～7，每条入线的时隙4～7按顺序交换到对应出线的时隙0～3。

表1映射表示例

入线号	入线时隙号	出线号	出线时隙号
				0	0	2	4
0	1	2	5
				0	2	2	6
0	3	2	7
				0	4	2	0
0	5	2	1

入线号	入线时隙号	出线号	出线时隙号
				0	6	2	2
0	7	2	3
				1	0	3	4
1	1	3	5
				1	2	3	6
1	3	3	7
				1	4	3	0
1	5	3	1
				1	6	3	2
1	7	3	3
				2	0	0	4
…	…	…	…
				2	7	0	3
3	0	1	4
				…	…	…	…
3	7	1	3

3)编译码控制单元确定编码方案。编译码控制单元确定编码方案的原则是在保证数据容错指标要求的前提下选择编码开销最小的编码方案。将每路入线数据作为数据编码的一个信息分组，故数据编码的一个码字中信息位长度是16。当存储器软错误率估计值为10^-4时，编译码控制单元经过分析计算，确定采用(31，16)BCH码，该码最多可纠正3个错误。将n＝31、t＝3、p＝10^-4代入纠错编码误码率上限公式 $\mathrm{Pe}\≤\underset{i=t+1}{\overset{n}{\mathrm{\Σ}}}\left(\begin{array}{c}n\\ i\end{array}\right)p^i{(1-p)}^{n-i}$ 计算后可得，译码后的误码率上限为3.14×10^-12，满足入线数据的容错指标要求，并且找不到满足容错指标且码率更高的二进制本原BCH码(包括其缩短码)。

编码后的一路入线数据将有31比特，包括16比特的原始信息数据和编码产生的15比特校验数据，31比特数据将占用2个数据存储单元。而存储器总共有32个存储单元，于是交换装置无法满足全部入线数据的交换请求，仅可以响应其中16路数据的交换请求。由于入线0和入线1上的数据的优先级高于入线2和入线3上的数据，因此交换装置将响应入线0和入线1上共16路数据的交换请求，而拒绝入线2和入线3上的数据的交换请求。假设(31，16)BCH码在编码方案库中的编号为a，则编译码控制单元输出的编码控制字为

其中“0”表示对应的入线数据的交换请求被拒绝。与不编码相比，使用这套编码方案时交换装置的交换容量下降了一倍，但容量上的牺牲换来了可靠性的提高。

4)存储器分配单元为交换请求被响应的入线数据分配存储空间。假定存储器采用连续空间分配策略，即按照入线号和入线时隙号递增的顺序，连续为每路被响应的已编码入线数据分配存储空间，每路数据的原始信息和校验信息的存储空间相邻。分配结果由入线数据存储地址表给出，如表2所示。

表2入线数据存储地址表示例一

1	3	22	23
				1	4	24	25
1	5	26	27
				1	6	28	29
1	7	30	31

5)地址映射单元完成地址映射。地址映射单元根据输入的入线数据地址存储表和映射表计算出出线数据存储地址表，如表3所示；并根据编码控制字和映射表计算出译码控制字：

表3出线数据存储地址表示例一

6)接收入线数据、编码并存储。当入线数据的输入时刻到来时，参照外部时钟模块给出的时钟信息，数据接口逐时隙地接收同步的4条并行入线上的数据，并按照入线号和入线时隙号递增的规则将之转换为一路串行数据。例如，入线0的时隙0承载的数据为A07B(16比特二进制数据的十六进制表示)、入线0的时隙1承载5F92、入线1的时隙0承载84C1、入线1的时隙1承载D635，则并串变换器输出的串行数据为A07B5F92……(省略号表示入线0的第2～7时隙的数据)84C1D635……(省略号表示入线1的第2～7时隙的数据)。编码器接收串行的入线数据，并参照时钟信息分离出各路入线数据，按编码控制字给出的编码方案对各路入线数据进行编码，并按照入线号和入线时隙号递增的规则输出编码后的入线数据至存储器的数据写入输入端(DATA_W)。以入线1第0时隙数据的编码为例。编码控制字给出的该路数据的编码方案编号为a，即(31，16)BCH码。16位信息分组为84C1，其二进制表示为1000010011000001，编码后的码字为1000010011000001010110011101000，共31位。同时，读写控制信号被置为“0”，表示要向存储器中写入数据。参照统一的时钟信息，存储器分配单元与编码器保持同步，输出同一路入线数据(已编码)的存储地址至存储器的写地址输入端(ADDR_W)。编码器输出的已编码入线数据存入指定的存储空间中，如入线1第0时隙的已编码数据将存入存储器的第16和17号存储单元中。

7)读出出线数据、译码并输出。当出线数据的输出时刻到来时，读写控制信号被置为“1”，表示要从存储器中读出数据。地址映射单元按照出线号和出线时隙号递增的顺序逐个将各路出线数据的存储地址(即“出线数据存储地址表”中的后两列)输出到存储器的读地址输入端(ADDR_R)。相应的存储地址内的数据依次被输出到数据读出输出端(DATA_R)并送往译码器。译码器按照译码控制字给出的编码方案对各路已编码出线数据进行译码，并将译码后的结果输出到数据接口。仍以入线1第0时隙数据的译码为例。译码控制字给出的该路数据的编码方案编号为a，即(31，16)BCH码。译码器调出相应的校验矩阵，配置译码电路，对码字进行译码。只要31位码字中错误个数不超过3，译码器均可对错误进行纠正，恢复出正确的16位原始信息(即1000010011000001)。数据接口接收到串行的各路出线数据后，参照时钟信息将之转换为4条并行出线上的数据并输出，完成交换。

8)当交换装置所处工作环境的辐射强度发生变化时，外部的空间环境感知器感知到这一变化，并更新存储器软错误率估计值。编译码控制单元根据新的软错误率估计值自适应地调整编码方案。假定此时输入到交换装置的其他外部信息(包括各路入线数据的优先级和容错指标、映射表和地面指令)不变，存储器的软错误率估计值变为10^-3。编译码控制单元经过分析计算，确定编码采用(63，16)BCH码，其生成多项式的八进制表示为6331141367235453，最多可纠正11个错误，误码率上限为2.55×10^-24，远远优于容错指标。尽管存在码率更高的缩短码(如由(63，30)BCH码缩短后生成的(49，16)码)也能满足容错指标，但使用这些码节省下来的存储资源并不足以提高交换容量，故数据编码仍采用(63，16)BCH码。此时每路编码后的入线数据有63比特，将占用4个数据存储单元。由于存储器只有32个单元，于是交换装置只能响应8路入线数据的交换请求。按照各路入线数据的优先等级高低，交换装置将响应入线0上的8路数据的交换请求，而拒绝入线1、入线2和入线3上各路数据的交换请求。假设(63，16)BCH码在编码方案库中的编号为b，则编译码控制单元输出的编码控制字为

存储器分配单元为编码后的入线0上的8路数据分配存储地址，分配结果如表4所示。

表4入线数据存储地址表示例二

入线号

入线时隙号

入线数据存储地址(存储单元编号)

0	0	0	1	2	3
						0	1	4	5	6	7
0	2	8	9	10	11
						0	3	12	13	14	15

0	0	0	1	2	3
						0	4	16	17	18	19
0	5	20	21	22	23
						0	6	24	25	26	27
0	7	28	29	30	31

地址映射单元根据新的编码控制字和入线数据存储地址表更新译码控制字和出线数据存储地址表。更新后的译码控制字为

更新后的出线数据存储地址表如表5所示。

表5出线数据存储地址表示例二

比较两种工作环境下的编码决策过程发现，本发明可根据存储器软错误率的变化自适应地调整编码方案，取得交换容量与可靠性的最佳折中。

Claims (2)

1.一种用于空间环境的弹性交换装置，其特征在于，含有：控制系统、存储器、编码器、译码器和数据接口，其中：

控制系统，含有：编译码控制单元、存储器分配单元和地址映射单元，其中：

编译码控制单元，设有：存储器软错误率估计值输入端，与外部的空间环境感知器相连，所述软错误至少包括单粒子反转效应造成的软错误，所述软错误率估计值在(0，0.5)区间的实数中取值；各路入线数据的优先级输入端，与外部的信令系统相连，所述各路入线数据中每一路入线数据是一条入线的一个时隙所承载的数据，所述各路入线数据的优先级是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据的优先级，在{0，1，...，N}集合中取值，N为自然数，当某条入线的某个时隙没有承载数据时，对应的元素取“0”，除此之外元素的取值越高表示对应的一路入线数据的优先级等级越高，元素按照入线号和入线时隙号递增的顺序排列，所述入线号和入线时隙号均为非负整数，入线号的取值范围为集合{0，1，...，L-1}，L为交换装置的总入线数，入线时隙号的取值范围为集合{0，1，..，T-1}，T为一帧内的入线时隙数；各路入线数据的容错指标输入端，与外部的信令系统相连，所述各路入线数据的容错指标是一个一维向量，向量的长度为交换装置所提供的总入线数据路数，每个元素表示对应的一路入线数据经过交换后所允许的最大错误率，在(0，0.5)区间的实数中取值，元素按照入线号和入线时隙号递增的顺序排列；地面指令输入端，与地面控制中心相连，所述地面指令是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据是否允许被交换，在{0，1}中取值，取值为“0”表示不允许被交换，取值为“1”表示允许被交换，元素按照入线号和入线时隙号递增的顺序排列；时钟输入端，与外部的时钟模块相连；还设有：编码控制字输出端，与存储器分配单元相连，所述编码控制字为一维向量，向量的长度等于所述交换装置提供的总入线数据的路数，每个元素表示对应的一路入线数据采用的编码方案编号，在{0，1，...，M}集合中取值，M为大于1的自然数，当某条入线的某个时隙没有承载数据或数据的交换请求被拒绝时，对应的元素取“0”，元素按照入线号和入线时隙号递增的顺序排列，所述编码方案采用不同码率的二进制本原BCH码及其缩短码；

存储器分配单元，设有：编码控制字输入端、时钟输入端；还设有：入线数据存储地址表输出端，所述入线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，矩阵共有2+x列，x为不小于1的整数，其取值取决于所采用的编码码率的最小值，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，对于交换请求被响应的入线数据对应的行，其余列中的元素表示该路入线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的入线数据对应的行，其余列中的元素没有实际意义，可随意取值；

地址映射单元，设有：编码控制字输入端、映射表输入端、入线数据存储地址表输入端和时钟输入端，分别与编译码控制单元、外部的信令系统、存储器分配单元和外部的时钟模块相连，其中，所述映射表为矩阵格式，行数为在当前任务周期内向交换装置申请交换的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，列数等于4，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，第三列为各路入线数据的出线号，第四列为各路入线数据的出线时隙号，所述出线号和出线时隙号均为非负整数，出线号的取值范围为集合{0，1，...，K-1}，K为交换装置的总出线数，出线时隙号的取值范围为集合{0，1，..，S-1}，S是一帧内的出线时隙数；还设有：出线数据存储地址表输出端，所述出线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的出线数据总路数，各行按照出线号和出线时隙号递增的规律排列，矩阵列数与入线数据存储地址表相同，第一列为各路出线数据的出线号，第二列为各路出线数据的出线时隙号，对于交换请求被响应的出线数据对应的行，其余列中的元素表示该路出线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的出线数据对应的行，其余列中的元素没有实际意义，可随意取值；译码控制字输出端，所述译码控制字是一个一维向量，向量的长度等于交换装置所提供的总出线数据路数，每个元素表示对应的一路出线数据所采用的编码方案编号，每个元素的取值范围为集合{0，1，...，M}，取值为“0”表示无数据在该条出线的该时隙输出或原本应在该条出线的该时隙输出的数据其交换请求被交换装置拒绝，元素按照出线号和出线时隙号递增的顺序排列；

存储器，设有：数据写入输入端(DATA_W)、写地址输入端(ADDR_W)、读地址输入端(ADDR_R)、读写控制输入端(R/W)和时钟输入端，分别与编码器、所述存储器分配单元、所述地址映射单元、外部的读写控制模块和外部的时钟模块相连，分别输入已编码的入线数据、要写入的数据的存储地址、要读出的数据的存储地址、读写控制信号和时钟，所述读写控制信号是一个布尔变量，取值为“0”表示当前向存储器中写入数据，取值为“1”表示当前从存储器中读出数据；还设有：数据读出输出端(DATA_R)，与译码器相连，输出已编码的出线数据；

编码器，设有：数据输入端、控制输入端和时钟输入端，分别输入未编码的入线数据、所述编码控制字和时钟；还设有：数据输出端，输出已编码的入线数据；所述编码器还预设有：一个所述编码控制字给出的编码方案编号与对应于该编码方案的生成多项式的映射关系表；

译码器，设有：数据输入端、控制输入端和时钟输入端，分别输入已编码的出线数据、所述译码控制字和时钟；还设有：数据输出端，输出译码后的出线数据；所述译码器还预设有：一个所述译码控制字给出的编码方案编号与对应于该编码方案的校验矩阵的映射关系表；

数据接口，设有：一组并行入线数据输入端、一个串行出线数据输入端和时钟输入端，分别输入待交换的并行入线数据、已完成交换的串行出线数据和时钟；还设有：一组并行出线数据输出端和一个串行入线数据输出端，分别输出已完成交换的并行出线数据和待交换的串行入线数据。

2.根据权利要求1所述的一种用于空间环境的弹性交换装置，其特征在于，所述编码方案采用分组码。

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