CN101782870A

CN101782870A - 存储器装置与其控制方法

Info

Publication number: CN101782870A
Application number: CN200910002511A
Authority: CN
Inventors: 洪俊雄; 张嘉林; 沈欣彰
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2009-01-16
Filing date: 2009-01-16
Publication date: 2010-07-21
Anticipated expiration: 2029-01-16
Also published as: CN101782870B

Abstract

本发明公开了一种存储器装置与其控制方法，其中存储器装置包括第一缓存器与第二缓存器，且所述控制方法包括下列步骤：提供第一读取指令以及第一地址；接着，合并第一地址与来自第一缓存器的第一预设地址，以取得第一延展地址；之后，依据第一延展地址来读取存储器装置；另一方面，更提供第二读取指令以及第二地址；第二地址会与来自第二缓存器的第二预设地址进行合并，以取得第二延展地址。藉此，将可依据第二延展地址来读取存储器装置。

Description

存储器装置与其控制方法

技术领域

本发明是有关于一种存储器装置与其控制方法，且特别是有关于一种闪存装置与其控制方法。

背景技术

闪存具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失等优点。此外，闪存消耗相当少的电力并且不易受震动影响，因此已成为个人计算机、便携式计算机、以及数字相机等电子设备所广泛采用的一种非易失性存储器元件。

图1为现有闪存装置在操作上的方块示意图。参照图1，闪存装置110包括多个区块(block)111～114，并受控于18位的地址。微处理器120受限于其硬件架构的限制，只能传送16位的地址A1～A16至闪存装置110。因此，微处理器120必需搭配地址控制器130来读取闪存装置110。

针对现有的控制方法来看，地址控制器130会搭配微处理器120所输出的地址A1～A16，而据以输出2位的地址A17～A18至闪存装置110。藉此，闪存装置110将可接收到18位的地址A1～A18，而据以执行相应的操作。值得注意的是，区块111～114可区分为程序区111a～114a与数据区111b～114b。在存取数据区111b与114b的过程中，为了变更地址A17～A18的信号，微处理器120必须先后执行程序区111a与114a中的程序代码，才能从存取数据区111b跳到存取数据区114b中的数据。其步骤如下，(1)从数据区111b跳到程序区111a执行变更地址A17～A18的程序代码；(2)当地址A17～A18变更到区块114完成后，程序执行则自动从程序区111a跳到程序区114a的相对应地址；(3)执行程序区114a的程序再跳到数据区114b存取数据。

换而言之，对于现有的控制方法来说，当微处理器120的接脚数不足以提供闪存装置110的地址时，微处理器120必需搭配额外的地址控制器130来操控闪存装置110。此外，闪存装置110中的每一个区块111a～114a都必须储存重复的程序代码，才能致使微处理器120存取每一个区块111～114，造成储存空间的浪费。

发明内容

本发明提供一种存储器装置的控制方法，可致使接脚数不足的微处理器无须搭配额外的地址控制器，就可操控存储器装置。

本发明提供一种存储器装置的控制方法，只需透过一个区块来储存特定程序代码，就可存取存储器装置中的每一个区块。

本发明提供一种存储器装置，用以降低存储器的储存空间的浪费。

本发明提供一种存储器装置，只需透过一个区块来储存特定程序代码，就可致使微处理器存取存储器装置中的每一个区块。

本发明提出一种存储器装置的控制方法，其中所述存储器装置包括一第一缓存器与一第二缓存器，且所述存储器装置的控制方法包括下列步骤。首先，提供一第一读取指令以及一第一地址。接着，合并第一地址与来自第一缓存器的一第一预设地址，以取得一第一延展地址。之后，依据第一延展地址来读取存储器装置。另一方面，更提供一第二读取指令以及一第二地址，并通过第二地址与来自第二缓存器的一第二预设地址的合并，来取得一第二延展地址。藉此，将可依据第二延展地址来读取存储器装置。

在本发明的一实施例中，上述的依据第一延展地址来读取存储器装置的步骤包括：参照第一延展地址，映像至存储器装置的一第一区块；以及，执行第一区块中的一特定程序代码，以更改第二缓存器所储存的第二预设地址。

在本发明的一实施例中，上述的依据第二延展地址来读取存储器装置的步骤包括：参照第二延展地址，映像至存储器装置的一第二区块；以及，存取存储器装置的第二区块中的数据。

从另一角度来看，本发明提出另一种存储器装置的控制方法，其中所述存储器装置包括一第一缓存器与一第二缓存器，且所述存储器装置的控制方法包括下列步骤。首先，提供一读取指令以及一地址。接着，依据一外部信号而从第一缓存器与第二缓存器中选取其一，以获取一预设地址。之后，通过地址与预设地址的合并来取得一延展地址，并依据延展地址来读取存储器装置。

本发明提出一种存储器装置，受控于一微处理器所提供的一第一读取指令、一第一地址、一第二读取指令以及一第二地址，且所述存储器装置包括一存储器、一第一缓存器、一第二缓存器以及一地址拌码器。其中，第一缓存器用以储存一第一预设地址，并依据第一读取指令而输出第一预设地址。第二缓存器用以储存一第二预设地址，并依据第二读取指令而输出第二预设地址。

另一方面，地址拌码器用以将第一地址与来自第一缓存器的第一预设地址进行合并，以输出一第一延展地址。此外，地址拌码器更将第二地址与来自第二缓存器的第二预设地址进行合并，以输出一第二延展地址。值得注意的是，存储器装置会分别依据第一延展地址与第二延展地址来存取存储器。

本发明另提出一种存储器装置，受控于一微处理器所提供的一读取指令以及一地址，且所述存储器装置包括一存储器、一第一缓存器与一第二缓存器、以及一地址拌码器。其中，第一缓存器与第二缓存器各自储存一预设地址，并依据一外部信号而致使第一缓存器与第二缓存器的其一输出预设地址。地址拌码器用以将预设地址与地址进行合并，以输出一延展地址。在此，存储器装置会依据延展地址来存取存储器。

在本发明的一实施例中，当上述的预设地址是来自第一缓存器时，则上述的依据延展地址来读取存储器装置的步骤包括：参照延展地址，映像至存储器装置的一第一区块；以及，执行第一区块中的一特定程序代码，以更改第二缓存器所储存的预设地址。

在本发明的一实施例中，当上述的预设地址是来自第二缓存器时，则上述的依据延展地址来读取存储器装置的步骤包括：参照延展地址，映像至存储器装置的一第二区块；以及，存取第二区块中的数据。

基于上述，本发明是通过第一缓存器与第二缓存器来分别储存预设地址，并透过地址与预设地址合并后的延展地址来操控存储器装置。如此一来，即使微处理器的接脚数不足以控制存储器装置，其也将无须搭配额外的地址控制器。除此之外，本发明是透过第一缓存器中的预设地址来指向固定的区块，以执行特定程序代码来更改第二缓存器中的预设地址。藉此，本发明只需透过一个区块来储存特定程序代码，就可存取存储器装置中的每一个区块。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为现有闪存装置在操作上的方块示意图。

图2绘示为依据本发明一实施例的存储器装置的控制方法流程图。

图3绘示为依据本发明一实施例的存储器装置在微处理器控制下的方块示意图。

图4绘示为依据本发明另一实施例的存储器装置的控制方法流程图。

图5绘示为依据本发明另一实施例的存储器装置在微处理器控制下的方块示意图。

【主要元件符号说明】

110、300、500：存储器装置

111～114、310a～310d、510a～510d：区块

111a～114a：程序区

111b～114b：数据区

120、301、501：微处理器

130：地址控制器

A1～A16、A17～A18：地址

S210～S290：用以说明图2实施例的各步骤流程

310、510：存储器

320、520：地址拌码器

330、530：第一缓存器

340、540：第二缓存器

DP31：第一预设地址

DP32：第二预设地址

CM31：第一读取指令

CM32：第二读取指令

D31：第一地址

D32：第二地址

DE31：第一延展地址

DE32：第二延展地址

S410～S450：用以说明图4实施例的各步骤流程

CM51：读取指令

D51：地址

SET：外部信号

DP51、DP52：预设地址

DE51、DE52：延展地址

具体实施方式

图2绘示为依据本发明一实施例的存储器装置的控制方法流程图，图3绘示为依据本发明一实施例的存储器装置在微处理器控制下的方块示意图。其中，本实施例是以存储器装置300与微处理器301的相互操作为例来进行说明，且存储器装置300例如是一闪存装置。在此，存储器装置300包括一存储器310、一地址拌码器(address scrambler)320、一第一缓存器330以及一第二缓存器340，且存储器310包括多个区块310a～310d。

请参照图2，在本实施例中，于步骤S210，将第一预设地址与第二预设地址分别储存至第一缓存器与第二缓存器，并于步骤S220，提供第一读取指令以及第一地址。

举例来说，如图3所示，第一缓存器330中储存有第一预设地址DP31，且第二缓存器340中储存有第二预设地址DP32。此外，微处理器301会透过多个接脚，来提供第一读取指令CM31以及第一地址D31至存储器装置300。

接着，于步骤S230，依据第一读取指令，检索来自第一缓存器的第一预设地址，并于步骤S240，合并第一地址与来自第一缓存器的第一预设地址，以取得第一延展地址。藉此，将可于步骤S250中，依据第一延展地址来读取存储器装置。

举例来说，如图3所示，当存储器装置300接收到第一读取指令CM31时，第一缓存器330将会输出第一预设地址DP31至地址拌码器320。接着，地址拌码器320将会合并第一地址D31与第一预设地址DP31，以取得并输出第一延展地址DE31。

另一方面，存储器装置300会参照第一延展地址DE31，映像至存储器310中的区块310d。此时，微处理器301将执行区块310d的程序区中的特定程序代码，以更改第二缓存器340所储存的第二预设地址DP32。换而言之，当微处理器301发送第一读取指令CM31时，区块310d中的特定程序代码将被执行，以变更第二缓存器340中的第二预设地址DP32。

请继续参照图2，本实施例的控制方法更于步骤S260，提供第二读取指令以及第二地址。藉此，步骤S270将可依据第二读取指令，检索来自第二缓存器的第二预设地址。

举例来说，如图3所示，微处理器301会再次透过所述的多个接脚，提供第二读取指令CM32以及第二地址D32至存储器装置300。当存储器装置300接收到第二读取指令CM32时，第二缓存器340将会输出第二预设地址DP32至地址拌码器320。

当检索到第二预设地址之后，则将如步骤S280所述的，合并第二地址与来自第二缓存器的第二预设地址，以取得第二延展地址。藉此，步骤S290将可依据第二延展地址来读取存储器装置。

举例来说，如图3所示，当地址拌码器320接收到第二预设地址DP32时，其将合并第二地址D32与第二预设地址DP32，以取得并输出第二延展地址DE32。另一方面，存储器装置300会参照第二延展地址DE32，映像至存储器310中的另一区块(例如：区块310a)，以致使微处理器301存取另一区块中的数据。

值得注意的是，存储器装置300是参照第一预设地址DP31与第二预设地址DP32，来决定其所映像到的区块。此外，第一预设地址DP31是固定不变的，故当微处理器301提供第一读取指令CM31与第一地址D31时，存储器装置300将会参照第一延展地址DE31映像到区块310d，进而执行特定程序代码。

另一方面，第二预设地址DP32会随着特定程序代码的执行而产生相对应的变动，故当微处理器301提供第二读取指令CM32与第二地址D32时，存储器装置300将会参照第二延展地址DE32映像到区块310a～310c的其一。

换而言之，当微处理器301欲从原先所存取到的区块310a更改至区块310b时，其必须先发送第一读取指令CM31与第一地址D31，来将原本指向区块310a的第二预设地址DP32更改为指向区块310b。之后，微处理器301才能通过第二地址D32与更改后的第二预设地址DP32，来存取到区块310b。

藉此，存储器装置300只需透过一个区块310d来储存特定程序代码，就可致使微处理器301存取每一个区块310a～310d。除此之外，虽然微处理器301的接脚数不足以提供存储器装置300的地址，但是其可通过第一缓存器330或是第二缓存器340所提供的预设地址，来正常地操控存储器装置300。换而言之，透过本实施例所述的控制方法，即使微处理器301的接脚数不足以提供存储器装置300的地址，其将无须搭配额外的地址控制器。

图4绘示为依据本发明另一实施例的存储器装置的控制方法流程图，图5绘示为依据本发明另一实施例的存储器装置在微处理器控制下的方块示意图。其中，本实施例是以存储器装置500与微处理器501的相互操作为例来进行说明，且存储器装置500例如是一闪存装置。在此，存储器装置500包括一存储器510、一地址拌码器520、一第一缓存器530以及一第二缓存器540，且存储器510包括多个区块510a～510d。

请参照图4，本实施例是透过步骤S410，而在第一缓存器与第二缓存器中分别储存对应的预设地址。之后，于步骤S420，提供读取指令以及地址，并于步骤S430，依据外部信号而从第一缓存器与第二缓存器中选取其一，以获取预设地址。

举例来说，如图5所示，第一缓存器530中储存有预设地址DP51，且第二缓存器540中储存有预设地址DP52。此外，微处理器501会透过多个接脚，传送读取指令CM51以及地址D51至存储器装置500。另一方面，微处理器501更透过其另一特定接脚，传送外部信号SET至存储器装置500。其中，所述特定接脚例如是微处理器501用以传送闩锁(latch)信号的接脚，然本实施例并不局限于此。

当存储器装置500接收到外部信号SET时，其会依据外部信号SET的逻辑电平，而从第一缓存器530以及第二缓存器540中选取其一。藉此，当外部信号SET切换至第一逻辑电平(例如：逻辑0)时，第一缓存器530将被选取，并据以输出其内部的预设地址DP51至地址拌码器520。相对地，当外部信号SET切换至第二逻辑电平(例如：逻辑1)时，第二缓存器540将被选取，并据以输出其内部的预设地址DP52至地址拌码器520。

请继续参照图4，当取得预设地址后，则将执行步骤S440，以合并地址与预设地址，并藉此取得延展地址。藉此，步骤S450将可依据延展地址来读取存储器装置。

举例来说，如图5所示，倘若地址拌码器520是接收到来自第一缓存器530的预设地址DP51，其将会把地址D51与预设地址DP51进行合并，以取得延展地址DE51。此时，存储器装置500将参照延展地址DE51映像至区块510d。此外，微处理器501将执行区块510d的程序区中的特定程序代码，以更改缓存器540所储存的预设地址DP52。

另一方面，当地址拌码器520是接收到来自第二缓存器540的预设地址DP52时，其将会把地址D51与预设地址DP52进行合并，以取得延展地址DE52。此时，存储器装置500将参照延展地址DE52映像至区块510a～510c的其一，以致使微处理器501存取所映像到的区块。

如此一来，当微处理器501欲从原先所存取到的区块510a更改至区块510b时，其除了必须在第一与第二期间分别发送一读取指令CM51以及一地址D51之外，其还必须切换外部信号SET的电平。藉此，于第一期间所发送的地址D51将与预设地址DP51进行合并，指向510d。执行510d，进而致使原本指向区块510a的预设地址DP52更改为指向区块510b。之后，微处理器301才能通过于第二期间所发送地址D51以及更改后的预设地址DP52，而存取到区块510b。

综上所述，本发明是通过第一缓存器与第二缓存器来分别储存预设地址，并透过地址与预设地址合并后的延展地址来操控存储器装置。如此一来，即使微处理器的接脚数不足以控制存储器装置，其也将无须搭配额外的地址控制器。另一方面，第一缓存器中的预设地址是固定的，故可用来指向具有特定程序代码的区块。此外，特定程序代码的执行会改变第二缓存器中的预设地址，故随着第二缓存器中的预设地址的变动，可以映像到不同的区块。换而言之，本发明只需透过一个区块来储存特定程序代码，就可存取存储器装置中的每一个区块。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的范围为准。

Claims

1.一种存储器装置的控制方法，该存储器装置包括一第一缓存器与一第二缓存器，其特征在于，该方法包括：

提供一第一读取指令以及一第一地址；

合并该第一地址与来自该第一缓存器的一第一预设地址，以取得一第一延展地址；

依据该第一延展地址读取该存储器装置；

提供一第二读取指令以及一第二地址；

合并该第二地址与来自该第二缓存器的一第二预设地址，以取得一第二延展地址；以及

依据该第二延展地址读取该存储器装置。

2.根据权利要求1所述的存储器装置的控制方法，其特征在于，依据该第一延展地址读取该存储器装置的步骤包括：

参照该第一延展地址，映像至该存储器装置的一第一区块；以及

执行该第一区块中的一特定程序代码，以更改该第二缓存器所储存的该第二预设地址。

3.一种存储器装置的控制方法，其特征在于，该存储器装置包括一第一缓存器与一第二缓存器，该方法包括：

提供一读取指令以及一地址；

依据一外部信号而从该第一缓存器与该第二缓存器中选取其一，以获取一预设地址；

合并该地址与该预设地址，以取得一延展地址；以及

依据该延展地址读取该存储器装置。

4.根据权利要求3所述的存储器装置的控制方法，其特征在于，依据该外部信号而从该第一缓存器与该第二缓存器中选取其一，以获取该预设地址的步骤包括：

当该外部信号切换至一第一逻辑电平时，选取该第一缓存器，以获取来自该第一缓存器的该预设地址；以及

当该外部信号切换至一第二逻辑电平时，选取该第二缓存器，以获取来自该第二缓存器的该预设地址。

5.根据权利要求3所述的存储器装置的控制方法，其特征在于，当该预设地址来自该第一缓存器时，则依据该延展地址读取该存储器装置的步骤包括：

参照该延展地址，映像至该存储器装置的一第一区块；以及

执行该第一区块中的一特定程序代码，以更改该第二缓存器所储存的该预设地址。

6.一种存储器装置，受控于一微处理器所提供的一第一读取指令、一第一地址、一第二读取指令以及一第二地址，其特征在于，该存储器装置包括：

一存储器；

一第一缓存器，用以储存一第一预设地址，并依据该第一读取指令而输出该第一预设地址；

一第二缓存器，用以储存一第二预设地址，并依据该第二读取指令而输出该第二预设地址；以及

一地址拌码器，用以将该第一地址与来自该第一缓存器的该第一预设地址进行合并，以输出一第一延展地址，并将该第二地址与来自该第二缓存器的该第二预设地址进行合并，以输出一第二延展地址，

其中，该存储器装置会分别依据该第一延展地址与该第二延展地址来存取该存储器。

7.根据权利要求6所述的存储器装置，其特征在于，该存储器装置会参照该第一延展地址映像至该存储器的一第一区块，并执行该第一区块中的一特定程序代码，以更改该第二缓存器所储存的该第二预设地址。

8.一种存储器装置，受控于一微处理器所提供的一读取指令以及一地址，其特征在于，该存储器装置包括：

一存储器；

一第一缓存器与一第二缓存器，各自储存一预设地址，并依据一外部信号而致使该第一缓存器与该第二缓存器的其一输出该预设地址；以及

一地址拌码器，用以将该预设地址与该地址进行合并，以输出一延展地址，其中该存储器装置会依据该延展地址来存取该存储器。

9.根据权利要求8所述的存储器装置，其特征在于，当该第一缓存器输出其所储存的该预设地址时，该地址拌码器会参照该延展地址映像至该存储器的一第一区块，并执行该第一区块中的一特定程序代码，以更改该第二缓存器所储存的该预设地址。

10.根据权利要求8所述的存储器装置，其特征在于，当该第二缓存器输出其所储存的该预设地址时，该地址拌码器会参照该延展地址映像至该存储器的一第二区块，并存取该第二区块中的数据。