CN101639930A - 一连串绘图处理器处理绘图数据的方法及系统 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 31
- 238000011282 treatment Methods 0.000 claims abstract description 7
- 238000009434 installation Methods 0.000 claims description 16
- 238000010422 painting Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 8
- 241001269238 Data Species 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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Abstract
本发明的一具体实施例提出一计算机装置，其包含：一中央处理单元；一系统存储器；一系统接口，其耦合至该中央处理单元，其中该系统接口包括：至少一连接器槽；及一高性能绘图处理系统，其耦合至该系统接口的该连接器槽。该高性能绘图处理系统进一步包含多个绘图处理单元，其包括：一第一绘图处理单元，其耦合至该连接器槽的一组第一数据信道，该多处理器绘图系统可从其接收数据以处理；及一第二绘图处理单元，其耦合至该连接器槽的一组第二数据信道，该多处理器绘图系统可通过其来输出处理的数据。
Description
技术领域
本发明关于一绘图处理系统，且更特别地，关于通过一连串绘图处理器处理绘图数据的方法及系统。
背景技术
除非此处另有其它指示，在本段落中所述的方法非本说明书权利要求的习知技术，且不被本段落中的含有物认可为习知技术。
越来越多的商业化计算机装置在其中设置有绘图专属处理系统。为了要增加绘图系统的处理量，多个绘图处理器可在绘图系统中提供。图1为合并多个绘图处理器的一习知绘图处理系统100的简化方块图。该绘图处理系统100包括：一第一绘图卡102，其具有一第一绘图处理单元(GPU，“GraphicsProcessing Unit”)104，且耦合至一第一区域存储器106；及一第二绘图卡112，其具有一第二GPU 114，且耦合至一第二区域存储器116。此外，第一绘图卡102与第二绘图卡112耦合至一周边组件快速互接(PCIE，“PeripheralComponent Interconnect Express”)系统总线120的单独扩充槽，其作用为在第一和第二绘图卡102和112的每一个与该计算机系统(未在第一图显示)的一中央处理单元(CPU，“Central Processing Unit”)之间的一系统接口。
在上述绘图处理系统100中，因为每一绘图卡设计为需要连接至该PCIE系统总线120的一单独连接槽的一独立装置，由于计算机系统的PCIE槽数量有限，若要加入额外的绘图卡至计算机系统将会受到PCIE槽数量的限制。而且，在操作期间，处理的绘图数据必须在两区域存储器106和116中复制，以致能两GPU 104和114的同时处理。结果，绘图处理系统100的存储器利用显得没效率。
因此在本技术中需要可通过多个绘图处理器来处理绘图数据的方法及系统，及至少处理前述的问题。
发明内容
本发明描述通过一连串绘图处理器处理绘图数据的方法及系统。明确地，本发明的一具体实施例提出一计算机装置，其包含：一中央处理单元；一系统存储器；一系统接口，其耦合至该中央处理单元，其中该系统接口包括：至少一连接器槽；及一高性能绘图处理系统，其耦合至该系统接口的连接器槽。高性能绘图处理系统进一步包含多个绘图处理单元，其包括：一第一绘图处理单元，其耦合至连接器槽的一组第一数据信道，多处理器绘图系统从其接收数据来处理；及一第二绘图处理单元，其耦合至连接器槽的一组第二数据信道，通过该信道，多处理器绘图系统输出处理的数据。
本发明的另一具体实施例提出处理在一高性能绘图处理系统中的绘图数据的方法，该系统包含多个绘图处理单元。该方法包含：在高性能绘图处理系统的一第一绘图处理单元上接收绘图数据，该系统耦合至一连接器槽的多个第一数据信道；通过在绘图处理器系统中的该多个绘图处理单元，以处理绘图数据；及通过高性能绘图处理系统的一第二处理单元，以输出所有处理的绘图数据，该系统耦合至该连接器槽的多个第二数据信道。
在此揭示的本发明的至少一优点有能力整合串联耦合的多个GPU至单一绘图系统，且其可连接至单一PCIE连接器槽。相较于习知的方法，本发明的多处理器绘图系统因此占用较少的PCIE系统总线扩充槽。
附图说明
因此，本发明的以上所引用特征可被详细了解的方式、简短摘要如上的本发明的一较特别描述可藉由参考具体实施例来获得，其中某些具体实施例在附图中加以说明。然而应注意的是，文后附图仅说明本发明的典型具体实施例，因此不视为限制本发明的范畴，因为本发明认可其它同样有效的具体实施例。
图1为说明一习知绘图处理系统的配置的简化方块图；
图2A为根据本发明的一具体实施例实施的一计算机装置的方块图；
图2B为说明根据本发明的一具体实施例，连接一多处理器绘图系统至一PCIE总线连接器的示意图；
图3为根据本发明的一具体实施例，藉由一多处理器绘图系统所实施以处理绘图数据的方法步骤的流程图；
图4为根据本发明的一具体实施例在操作的一管线处理模式中的方法步骤的流程图；及
图5为根据本发明的一具体实施例在操作的一平行处理模式中的方法步骤的流程图。
【主要组件符号说明】
100 绘图处理系统
102 第一绘图卡
104 第一绘图处理单元
106 第一区域存储器
112 第二绘图卡
114 第二绘图处理单元
116 区域存储器
120 PCIE系统总线
200 计算机装置
201 中央处理单元(CPU)
202 系统存储器
203 多处理器绘图系统
204 PCIE系统总线
205 二维(2D)绘图引擎
206 显示装置
214 绘图处理单元
216 绘图处理单元
218 绘图处理单元
220 区域存储器
222 区域存储器
224 区域存储器
228 绘图驱动器
231 PCIE总线连接器
234 第一组数据信道
236 第二组数据信道
具体实施方式
图2A为根据本发明的一具体实施例实施的一计算机装置200的方块图。计算机装置200包括：一中央处理单元(CPU)201、一系统存储器202、一多处理器绘图系统203、一周边组件快速互接(PCIE)系统总线204、二维(2D，“Two-dimension”)绘图引擎205、与一显示装置206。PCIE系统总线204当作在CPU 201与多处理器绘图系统203之间的一系统接口来使用。多处理器绘图系统203藉由处理绘图数据响应从CPU201传输的指令，且处理过后的绘图数据经由2D绘图引擎205输出，以供显示在显示装置206。
在一具体实施例中，多处理器绘图系统203是一高性能处理系统，其包含彼此串联耦合的多个绘图处理单元(GPU)214、216、和218，并能够同时操作，以提供增强的绘图性能，包括3D影像特征及/或较高绘图处理量，例如帧频(frame rate)、填充率(fill rate)。GPU 214、216、218的每一个分别耦合至一区域存储器220、222、224，用以储存可在GPU 214、216、218的每一个上执行的绘图数据与程序指令。此外，系统存储器202可储存数字信息，包括系统程序代码、数据与程序，像是多处理器绘图系统203的绘图驱动器228。绘图驱动器228是在多处理器绘图系统203上操作，以控制由GPU 214、216和218的每一个所执行的不同工作。
请即再次参考图2A，2D绘图引擎205可为具有基本2D绘图处理能力的一低性能绘图处理装置。在一具体实施例中，2D绘图引擎205操作上让由多处理器绘图系统203处理的绘图数据，以供呈现在显示装置206。
图2B为说明根据本发明的一具体实施例的连接多处理器绘图系统203至一PCIE总线连接器231的示意图。根据PCIE规格，PCIE总线连接器231包括：一第一组数据信道234，数据信号可通过其而输入至多处理器绘图系统203；一第二组数据信道236，数据信号可通过其而从多处理器绘图系统203输出至PCIE系统总线。在一具体实施例中，在多处理器绘图系统203中的多个GPU的一个(例如GPU 214)具有PCIE接收器通道，其耦合至第一组数据信道234，然而另一GPU(例如GPU 218)具有PCIE传输器通道，其耦合至第二组数据信道236。此外，GPU 214的PCIE传输器通道耦合至GPU 216的PCIE接收器通道，且GPU 216的PCIE传输器通道耦合至GPU 218的PCIE接收器通道。在此连接配置中，输入多处理器绘图系统203的所有数据最初是在GPU 214接收，且处理的数据经由GPU 218(其耦合至第二组数据信道236)而从多处理器绘图系统203输出。根据不同的操作模式，数据可由该系列GPU 214、216和218加以处理。
图3为根据本发明的一具体实施例，由多处理器绘图系统203实施以处理绘图数据的方法步骤的流程图。在开始步骤302，多处理器绘图系统203接收处理绘图数据的一指令。例如，指令可由CPU 202送出，以提供要在显示装置206上呈现的一帧的绘图数据。在步骤304中，多处理器绘图系统203选择一操作模式以供处理绘图数据。在一具体实施例中，绘图数据可根据在步骤306的管线处理操作模式(pipeline mode)、或根据在步骤308的平行处理操作模式(parallel mode)来处理。多处理器绘图系统203的选定操作模式取决于不同的因子，例如所要处理的绘图数据量。在帧的绘图数据皆已处理之后，执行步骤310，以将处理的绘图数据从GPU 218输出至2D绘图引擎205，或经由数据信道236输出至PCIE系统总线204。
图4为根据本发明的一具体实施例，在一管线处理操作模式中由多处理器绘图系统203执行的方法步骤的流程图。在管线处理模式中，绘图数据以一管线方式通过GPU 214、216和218处理。更明确地说，假设绘图数据被处理以提供一显示帧。在开始步骤402中，GPU 214经由数据信道234接收绘图数据进行处理，并储存绘图数据在区域存储器220。在随后步骤404中，GPU 214然后处理所接收的绘图数据的一部分。在一具体实施例中，一时隙可分配给GPU 214以处理绘图数据的该部分。在时隙结束，执行步骤406以决定下一GPU是否在同一管线中。若是此情况，在步骤408的GPU 214然后传输绘图数据的已处理部分与未处理部分给下一GPU(即是GPU 216)。然后GPU214可继续被用于处理下一组绘图数据，这里所谓的下一组绘图数据与另一提供的指令有关，例如用以提供一第二帧。对于每一接着的GPU而言，即是GPU 216和218，步骤404-408以一连续方式同样应用来处理绘图数据的未处理部分。在步骤410，最后GPU，即是GPU 218，因此可储存所有处理的绘图数据，然后可输出所有处理的绘图数据至2D绘图引擎205、或经由数据信道236输出至PCIE系统总线204。
在管线处理操作模式中，多个帧因此可沿着GPU的管线予以同时处理，其能产生一较高的绘图处理量。此外，当所有绘图数据在操作期间不需要在每一区域存储器中复制时，存储器利用可更有效率。
图5为根据本发明的一具体实施例，在一平行处理操作模式中，由多处理器绘图系统203执行的方法步骤的流程图。在平行处理模式中，绘图数据是在不同GPU中同时处理。例如，假设一组绘图数据被处理以提供一显示帧。在开始步骤502中，将被处理的同组绘图数据储存在每一GPU的区域存储器，例如GPU 214、216和218的区域存储器220、222和224。在步骤504中，GPU 214、216和218的每一个接着处理该组绘图数据的不同部分。在步骤506中，绘图数据的所有处理部分接着会在GPU 218上收集及组合，以形成提供的帧，其接着准备输出给2D绘图引擎205、或经由数据信道236输出给PCIE系统总线204。一旦所有的绘图数据已处理，步骤502-506接着会重复处理另一组绘图数据，以提供另一显示帧。
如前述，本发明的至少一优点为有能力整合多个GPU至单一绘图系统，且该绘图系统可耦合至单一PCIE连接器槽。相较于习知的方法，本发明的多处理器绘图系统因此占用较少PCIE系统总线的扩充槽。此外，多处理器绘图系统能够根据性能需要，以平行处理操作或管线处理操作模式来处理数据。绘图系统能力的利用如此一来变得更有效率。
上述描述说明可实施连同本发明的态样范例的本发明的多种具体实施例。以上的范例、具体实施例、指令语意与图式不应视为唯一的具体实施例，且提供以说明如所附权利要求所定义的本发明的弹性及优点。
Claims (15)
1.一种计算机装置，其包含：
一中央处理单元；
一系统存储器；
一系统接口，其耦合至中央处理单元，其中该系统接口包括至少一连接器槽；及
一高性能绘图处理系统，其耦合至该系统接口的连接器槽，其中该高性能绘图处理系统包含多个绘图处理单元，其包含：
一第一绘图处理单元，其耦合至该连接器槽的一组第一数据信道，该多处理器绘图系统可从其接收数据来处理；及
一第二绘图处理单元，其耦合至该连接器槽的一组第二数据信道，该多处理器绘图系统可通过其而输出处理的数据。
2.如权利要求1所述的计算机装置，其中该高性能绘图处理系统包含一第三绘图处理单元，其耦合在第一与第二绘图处理单元之间。
3.如权利要求1所述的计算机装置，其中该系统接口包括一周边组件快速互接(PCIE)总线。
4.如权利要求1所述的计算机装置，进一步包含一低性能绘图处理系统，其耦合在该高性能绘图系统与一显示装置之间。
5.如权利要求4所述的计算机装置，其中该低性能绘图处理器系统从该第二处理单元接收处理的绘图数据，以供显示在该显示装置上。
6.如权利要求4所述的计算机装置，其中该高性能绘图处理系统可以选择在一管线处理操作模式或在一平行处理操作模式中处理绘图数据。
7.如权利要求6所述的计算机装置，其中在管线处理模式中，该高性能绘图处理系统可以：
接收一第一帧的绘图数据；
处理在该第一绘图处理单元上的绘图数据的一部分；
传送绘图数据的未处理部分或-全部该第一绘图处理单元上的绘图数据至下一绘图处理单元；及
收集在上一绘图处理单元上的绘图数据的处理部分。
8.如权利要求7所述的计算机装置，其中该第一绘图处理单元把被分配给该第一绘图单元的第一帧的绘图数据处理后，可用来接收并处理一第二帧的绘图数据。
9.如权利要求6所述的计算机装置，其中在平行处理模式中，该高性能绘图系统可以：
复制一第一帧的绘图数据，以在多个绘图处理单元的每一个上加以提供该第一帧的绘图数据；
在多个绘图处理单元上同时处理该第一帧的绘图数据的不同部分；及
收集在该第二绘图处理单元上的绘图数据的所有处理部分。
10.如权利要求9所述的计算机装置，其中该高性能绘图处理系统在该第一帧已整个被处理之后，用来接收一第二帧的绘图数据。
11.一种用以在一高性能绘图处理系统中处理绘图数据的方法，该系统包含多个彼此连接的绘图处理单元，该方法包含：
在该高性能绘图处理系统中的一第一绘图处理单元上接收第一帧的绘图数据；
通过在该绘图处理器系统中的该多个绘图处理单元，以一管线处理模式或是一平行处理模式处理该绘图数据；及
通过该高性能绘图处理系统的一第二绘图处理单元以输出所有处理的绘图数据；
其中该管线处理模式包含有在该第一绘图处理单元上处理部份的绘图数据，并把处理过后的部份绘图数据以及尚未处理部份的绘图数据传送到下一个绘图处理单元。
12.如权利要求11所述的方法，另外包含让该第一绘图处理单元在传送处理过后的部份属于该第一帧的绘图数据后，接收一第二帧的绘图数据。
13.如权利要求11所述的方法，其中该平行处理模式包含有：
复制该第一帧的绘图数据，以在该多个绘图处理单元的每一个上加以提供；
同时处理在绘图处理单元的每一个上的绘图数据的一不同部分；及
收集在该第二绘图处理单元上的绘图数据的所有处理部分。
14.如权利要求13所述的方法，其进一步包含接收一第二帧的绘图数据，以在该第一帧已完全处理之后，在该第一绘图处理单元上加以提供。
15.如权利要求11所述的方法，其中该高性能绘图处理系统连接到一连接器槽，其中该连接器槽包括一周边组件快速互接(PCIE)连接器槽。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101455121A CN101639930B (zh) | 2008-08-01 | 2008-08-01 | 一连串绘图处理器处理绘图数据的方法及系统 |
| US12/242,619 US20100026691A1 (en) | 2008-08-01 | 2008-09-30 | Method and system for processing graphics data through a series of graphics processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101455121A CN101639930B (zh) | 2008-08-01 | 2008-08-01 | 一连串绘图处理器处理绘图数据的方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101639930A true CN101639930A (zh) | 2010-02-03 |
| CN101639930B CN101639930B (zh) | 2012-07-04 |
Family
ID=41607861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101455121A Active CN101639930B (zh) | 2008-08-01 | 2008-08-01 | 一连串绘图处理器处理绘图数据的方法及系统 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100026691A1 (zh) |
| CN (1) | CN101639930B (zh) |
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2008
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- 2008-09-30 US US12/242,619 patent/US20100026691A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
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| US20100026691A1 (en) | 2010-02-04 |
| CN101639930B (zh) | 2012-07-04 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |