CN101616020B

CN101616020B - 告警信息处理方法

Info

Publication number: CN101616020B
Application number: CN2008101275627A
Authority: CN
Inventors: 桂国才; 陆荣飞
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2011-09-21
Anticipated expiration: 2028-06-27
Also published as: CN101616020A

Abstract

本发明公开了一种告警信息处理方法，包括：将传输设备的有效的第一告警信息帧发送至现场可编程门阵列；在接收第一告警信息帧之后的第二告警信息帧时，可编程门阵列将接收的每个字节的数据与第一告警信息帧中相应位置的数据进行比较，直至对前后两个信息帧中的每个数据比较完毕；根据接收的每个字节的比较结果判断第二告警信息帧的有效性。通过使用本发明，能够对告警信息进行压制处理，从而减轻控制平面的负担，提高了告警的处理速度和效率，保证设备的业务倒换质量。

Description

告警信息处理方法

技术领域

本发明涉及通信领域，并且特别地，涉及一种告警信息处理方法。

背景技术

在传输设备中，当传送平面(为信息传输提供物理通道的抽象系统)出现故障时，通常在交叉单元将告警信息提取出来，再传送到控制平面(控制传输网络的抽象系统)。根据送上来的复用段、通道等告警，控制平面能够自动进行网络连接的恢复工作，以保证整个网络正常工作。

具体的实现方法如下：交叉单元将提取出来的传送平面告警信息通过某种通讯方式传送到网元主控单元，主控单元先将接收到的第一帧告警数据保存起来，当收完第二帧数据时，将前后两帧告警数据进行比较，如果数据没变化，则不用执行其它操作；如果数据有变化，则根据发生了变化的数据位执行相应的操作。

这种实现方法的问题在于：每接收完一帧数据后，不论数据相对前一帧有无变化，软件都必须将它们进行比较处理，而告警数据是连续不断传送过来的，因此会占用大量的CPU资源，影响程序中其他任务的运行效率，也会影响告警的响应速度。

目前，针对上述告警信息处理速度慢、资源利用率低的问题，目前尚未提出有效的解决方案。

发明内容

考虑到上述问题而做出本发明，为此，本发明的主要目的在于提供一种告警信息处理方案，以解决相关技术中告警信息处理速度慢、资源利用率低的问题。

根据本发明的实施例，提供了一种告警信息处理方法。

该方法包括：将传输设备的有效的第一告警信息帧发送至现场可编程门阵列；在接收第一告警信息帧之后的第二告警信息帧时，现场可编程门阵列将接收的每个字节的数据与第一告警信息帧中相应位置的数据进行比较，直至对前后两个信息帧中的每个数据比较完毕；根据接收的每个字节的比较结果判断第二告警信息帧的有效性。

其中，在将第一告警信息帧传输至现场可编程门阵列之后，该方法可进一步包括：现场可编程门阵列将第一告警信息帧锁存在现场可编程门阵列的随机接入存储器中；现场可编程门阵列通知CPU将锁存的第一告警信息帧存储至内存中。

并且，在对接收的每个字节进行比较前，现场可编程门阵列读取随机接入存储器中锁存的第一告警信息帧，并将接收的第二告警信息帧的每个字节与读取的第一告警信息帧中的相应字节进行比较。

具体地，判断第二告警信息帧的有效性的处理具体为：

对于接收的每个字节，以预定方式将其与第一告警信息帧中的相应字节进行比较，确定接收的每个字节所对应的通道的告警信息是否有效并对告警信息有效的通道的告警标志位进行置为有效位的操作；

在第二告警信息帧接收并处理完成后，如果所有通道的告警标志位不全被置为表示信息无效，则将帧告警标志置为表示当前接收的一帧告警信息中存在有效信息，否则，将帧告警标志置为表示当前接收的一帧告警信息中不存在有效信息。

并且，还包括：CPU查询帧告警标志位，并根据查询结果进行相应的操作；或者，CPU接收外部中断，其中该外部中断用于通知该CPU读取有效的告警数据。

此外，以预定方式确定接收的每个字节所对应的通道的告警信息是否有效的处理具体包括：

当出现的复用段失效告警在第一告警信息帧和第二告警信息帧中均为无告警的情况下，如果产生告警的端口的管理单元的告警发生变化，则将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在第一告警信息帧中为无告警、在第二告警信息帧中为有告警的情况下，将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在第一告警信息帧和第二告警信息帧中均为有告警的情况下，将相应通道的告警标志位设置为告警信息无效；

当出现的复用段失效告警在第一告警信息帧中为有告警、在第二告警信息帧中为无告警的情况下，将相应通道的告警标志位设置为告警信息有效。

此外，现场可编程门阵列通知CPU将锁存的第一告警信息帧存储至内存中的方式为以下至少之一：外部中断方式、查询方式。

通过本发明的上述技术方案，能够对告警信息进行压制处理，从而减轻控制平面的负担，提高了告警的处理更速度和效率，保证设备的业务倒换质量。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的告警信息处理方法的流程图；

图2是根据本发明实施例的告警信息处理方法的实现过程中FPGA的结构及连接关系的示意图；

图3是根据本发明实施例的告警信息处理方法中中断处理的流程图。

具体实施方式

在本发明的实施例中，提供了一种告警信息处理方法。

如图1所示，根据本发明实施例的告警信息处理方法包括：步骤S102，将传输设备的有效的第一告警信息帧发送至现场可编程门阵列(FPGA)；步骤S104，在接收第一告警信息帧之后的第二告警信息帧时，可编程门阵列将接收的每个字节的数据与第一告警信息帧中相应位置的数据进行比较，直至对前后两个信息帧中的每个数据比较完毕；步骤S106，根据接收的每个字节的比较结果判断第二告警信息帧的有效性。

其中，在将第一告警信息帧传输至FPGA之后，该方法可进一步包括：FPGA将第一告警信息帧锁存在FPGA的随机接入存储器中；FPGA通知CPU将锁存的第一告警信息帧存储至内存中。

并且，在对接收的每个字节进行比较前，FPGA读取随机接入存储器中锁存的第一告警信息帧，并将接收的第二告警信息帧的每个字节与读取的第一告警信息帧中的相应字节进行比较。

具体地，判断第二告警信息的有效性的处理具体为：

在第二告警信息帧接收并处理完成后，如果所有通道的告警标志位不全被置为表示信息无效，即不全为0(表示信息无效)，则将帧告警标志写1，即，置为表示当前接收的一帧告警信息中存在有效信息，否则，将帧告警标志置为表示当前接收的一帧告警信息中置0，即，表示不存在有效信息。

并且，后续处理包括：CPU查询帧告警标志位，并根据查询结果进行相应的操作。

当出现的复用段失效告警在第一告警信息帧和第二告警信息帧中均为无告警(为0)的情况下，如果产生告警的端口的管理单元的告警发生变化，则将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在第一告警信息帧中为无告警(为0)、在第二告警信息帧中为有告警(为1)的情况下，将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在第一告警信息帧和第二告警信息帧中均为有告警(为1)的情况下，将相应通道的告警标志位设置为告警信息无效；

当出现的复用段失效告警在第一告警信息帧中为有告警(为1)、在第二告警信息帧中为无告警(为0)的情况下，将相应通道的告警标志位设置为告警信息有效。

可以看出，本发明采用FPGA器件，通过逻辑设计技术了实现传输设备告警信息的处理。

在实际应用当中，该方法的处理方式如下：传输设备的告警信息通过某种通讯方式传送到FPGA；

在FPGA里，先将接收到的第一帧有效告警信息(上述第一告警信息帧)锁存在FPGA内的RAM块中，然后通过外部中断或者查询的方法通知CPU把第一帧告警信息从FPGA读到内存里；

当开始接收后续的一帧告警信息(上述第二告警信息帧)时，在每收到一个字节数据的同时，把之前锁存在RAM块里对应位置的一个字节数据读出来，将两者通过上述预定方法进行比较处理，如果是有效的告警信息，则保存新的字节数据，同时将相应通道的告警标志位写1(可以规定0表示告警信息无效，1表示告警信息有效)；

随着新数据的接收，不断进行同样的数据处理，直到新的一帧告警信息接收并处理完成后，再根据各个通道的告警标志位产生一个总的帧告警标志；

如果所有通道的告警标志位都是0，则帧告警标志写1，表示当前接收的一帧告警信息中存在有效信息，否则帧告警标志置0；

并且，当帧告警标志为1时，逻辑可以送出一个外部中断通知CPU来读取有效的告警数据，或者CPU通过定时中断来查询帧告警标志，根据查询结果执行相应的操作。

在判断信息的有效性时，采用的预定方式包括：

例如，当某个端口的复用段光纤失效告警(MS-SF告警)在前一帧中为0，在后一帧中也为0时，如果此端口的管理单元告警(AU告警)有变化，则对应的告警标志位写1。

(2)当某个端口的MS-SF告警在前一帧中为0，在后一帧中为1时，则不管此端口的AU告警有无变化，对应的告警标志位写1。

(3)当某个端口的MS-SF告警在前一帧中为1，在后一帧中也为1时，则不管此端口的AU告警有无变化，对应的告警标志位写0。

(4)当某个端口的MS-SF告警在前一帧中为1，在后一帧中为0时，则不管此端口的AU告警有无变化，对应的告警标志位写1。

下面将结合一个具体的应用实例描述本发明。

图2是执行根据本发明实施例的告警信息处理时FPGA的结构及其连接示意图。

在本实例中，系统位于自动交换光网络(ASON)传输设备上，采用highway通道(HW线)来传送ASON告警信息到FPGA中，并通过外部中断来通知CPU读取告警数据，光端口速率为10G、2.5G或者622M(/155M)。HW线中各字节的定义如表1所示(为了方便说明，下仅以前面的5个槽位为例进行说明)：

10G容量序号	槽位号码	10G端口号	2.5G端口号	MS告警字节序号	AU告警字节序号
						1	1	1	1～4	4～7	8～23
2	2	1	1～4	24～27	28～43
						3	3	1	1～4	44～47	48～63
4	4	1	1～4	64～67	68～83
						5	5	1	1～4	84～87	88～103
…

表1

其中，Byte0～Byte3是帧头字节和其他一些信息字节。Byte4～Byte103为光板的MS-SF/MS-SD(复用段信号劣化)/MS-RDI(复用段远端劣化指示)/AU4-SF(管理单元失效)/AU4-SD告警(管理单元劣化)

10G容量序号与槽位、10G端口号以及2.5G端口号的对应关系、每个端口、AU的告警顺序同样如表1所示。

并且在表1中，每一行10G容量作为一个单位来处理。例如4～7字节为第1个10G容量的MS告警字节，8～23字节为第1个10G容量的AU告警字节。

每个10G容量内的MS告警字节以及AU告警字节排列方式如下：

(1)MS告警

在10G情况下：最多1个端口，端口序号为Port1，MS告警在Byte4的高4位，而8～23字节对应10G的64个AU4告警(共128bit，每两个bit代表一个AU(SF、SD)，高位在前)；

在2.5G情况下：最多4个端口，端口序号采用Port1、2、3、4，对应4组每组16个AU4告警，总数与10G情况相同，64个AU4告警(共128bit，每两个bit代表一个AU(SF、SD)，高位在前)；

在622M(/155M)情况下，最多8个端口，端口序号1～8，对应8组每组4(/1)个AU4告警，对应的处理方法类似；

此时，以Byte4为例，每个字节的MS告警如表2所示(表2中示出了1号10G容量port1～port2MS告警)：

b7(高位)	Port1MS-SF
		b6	Port1MS-SD
b5	Port1MS-RDI
		b4	待扩充
B3	Port2MS-SF
		B2	Port2MS-SD
B1	Port2MS-RDI
		b0	待扩充

表2

以Byte8为例，每个字节的AU4告警如表3所示(表3中示出了1号10G容量1～4序号AU4告警)：

b7	1序号AU4SF告警
		b6	1序号AU4SD告警
b5	2序号AU4SF告警
		b4	2序号AU4SD告警
b3	3序号AU4SF告警
		b2	3序号AU4SD告警
b1	4序号AU4SF告警
		b0	4序号AU4SD告警

表3

并且，在逻辑里的告警标志寄存器定义如表4所示：

b7

b6

b5

b4

b3

b2

b1

b0

帧告警标志

--

10G容量5告警标志

10G容量4告警标志

10G容量3告警标志

10G容量2告警标志

10G容量1告警标志

表4

此外，图2所示FPGA中的各子模块的功能如下：

1、数据接收子模块，该模块的功能是接收HW线上的告警数据，实现数据从串行到并行的转换。实现方法是调用FPGA里一个读、写端口独立的双口RAM块，其大小可以容纳一个帧的告警数据，写端口的数据宽度是1位，读端口的是8位，这里把它命名为接收RAM。HW线上的数据从写端口进入接收RAM，当写完一个字节的8个位时，就可以从读端口中把该字节读出来。

2、数据处理子模块，该模块实现数据的处理和锁存，以及对告警标志位的操作。方法是调用一个读、写端口都是8位的双口RAM块，其大小可以容纳一个帧的告警数据，这里把它命名为锁存RAM。在接收第一帧的告警数据时，数据从接收RAM输出，保存进锁存RAM里。在接收下一帧数据时，每收完一个字节的数据，就把锁存RAM里相应的字节读出来和新数据进行比较处理，根据比较结果进行锁存、置标志位等操作。

3、中断处理和CPU接口子模块，该模块的功能是产生或清除中断标志、与CPU的本地总线进行接口匹配。当一帧数据接收和处理完以后，此模块根据处理结果产生中断信号，在CPU响应中断后，自动将中断标志清除。

4、状态交互与控制子模块，该模块的功能是产生各种状态和时序控制信号，使其他子模块能协调工作。

图3是本发明实施例的告警信息处理方法中外部中断的处理流程图。如图3所示，在中断服务程序里，CPU首先读取告警标志寄存器的值，然后判断各个位的值；如果某位的值为1，就读取锁存RAM里对应通道的告警信息，直到把所有标志位为1的通道的告警数据都读取完毕后，再使能FPGA的告警处理模块，这时模块才开始处理新的告警信息。

综上所述，本发明从大量连续的告警信息中将有用的信息提取出来后再送给控制平面进行处理，借助于本发明的技术方案，能够对告警信息进行压制处理，从而减轻控制平面的负担，提高了告警的处理更速度和效率，保证设备的业务倒换质量。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种告警信息处理方法，其特征在于，包括：

将传输设备的有效的第一告警信息帧发送至现场可编程门阵列；

在接收所述第一告警信息帧之后的第二告警信息帧时，所述现场可编程门阵列将接收的每个字节的数据与所述第一告警信息帧中相应位置的数据进行比较，直至对前后两个信息帧中的每个数据比较完毕；

根据接收的所述每个字节的比较结果判断所述第二告警信息帧的有效性。

2.根据权利要求1所述的方法，其特征在于，在将所述第一告警信息帧传输至所述现场可编程门阵列之后，进一步包括：

所述现场可编程门阵列将所述第一告警信息帧锁存在所述现场可编程门阵列的随机接入存储器中；

所述现场可编程门阵列通知CPU将锁存的所述第一告警信息帧存储至内存中。

3.根据权利要求2所述的方法，其特征在于，在对接收的所述每个字节进行比较前，所述现场可编程门阵列读取所述随机接入存储器中锁存的所述第一告警信息帧，并将接收的所述第二告警信息帧的每个字节与读取的第一告警信息帧中的相应字节进行比较。

4.根据权利要求3所述的方法，其特征在于，判断所述第二告警信息帧的有效性的处理具体为：

对于接收的所述每个字节，以预定方式将其与所述第一告警信息帧中的相应字节进行比较，确定接收的所述每个字节所对应的通道的告警信息是否有效并对告警信息有效的通道的告警标志位进行置为有效位的操作；

在所述第二告警信息帧接收并处理完成后，如果所有通道的告警标志位不全被置为表示信息无效，则将帧告警标志置为表示当前接收的一帧告警信息中存在有效信息，否则，将帧告警标志置为表示当前接收的一帧告警信息中不存在有效信息。

5.根据权利要求4所述的方法，其特征在于，还包括：所述CPU查询所述帧告警标志位，并根据查询结果进行相应的操作；或者，所述CPU接收外部中断，其中所述外部中断用于通知所述CPU读取有效的告警数据。

6.根据权利要求4所述的方法，其特征在于，以所述预定方式确定接收的所述每个字节所对应的通道的告警信息是否有效的处理具体包括：

当出现的复用段失效告警在所述第一告警信息帧和所述第二告警信息帧中均为无告警的情况下，如果产生所述告警的端口的管理单元的告警发生变化，则将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在所述第一告警信息帧中为无告警、在所述第二告警信息帧中为有告警的情况下，将相应通道的告警标志位设置为告警信息有效；

当出现的复用段失效告警在所述第一告警信息帧和所述第二告警信息帧中均为有告警的情况下，将相应通道的告警标志位设置为告警信息无效；

当出现的复用段失效告警在所述第一告警信息帧中为有告警、在所述第二告警信息帧中为无告警的情况下，将相应通道的告警标志位设置为告警信息有效。

7.根据权利要求2所述的方法，其特征在于，所述现场可编程门阵列通知所述CPU将锁存的所述第一告警信息帧存储至内存中的方式为以下至少之一：外部中断方式、查询方式。