CN101576865A

CN101576865A - 保证存储器读交易带宽的方法、装置和中央处理单元

Info

Publication number: CN101576865A
Application number: CNA2009100858897A
Authority: CN
Inventors: 彭琮
Original assignee: Fujian Star Net Communication Co Ltd
Current assignee: Beijing Zhigu Tech Co Ltd
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2009-11-11
Anticipated expiration: 2029-06-03
Also published as: CN101576865B

Abstract

本发明公开了一种保证存储器读交易带宽的方法、装置和中央处理单元。保证存储器读交易带宽的方法包括：统计设定时间内PCI设备写入到系统存储器内的数据的数据量；根据所述数据量和所述设定时间生成数据传输速度；判断所述数据传输速度是否大于预先设置的所述PCI设备的速度门限值；如果否，允许所述PCI设备与所述系统存储器进行存储器写交易；如果是，拒绝所述PCI设备与所述系统存储器进行存储器写交易。本发明的技术方案通过限制存储器写交易的数据传输速度限制存储器写交易占用的PCI总线的带宽，从而使PCI设备可以通过PCI总线及时获取系统存储器读出的数据，有效保证了存储器读交易的PCI总线的带宽。

Description

保证存储器读交易带宽的方法、装置和中央处理单元

技术领域

本发明涉及通信技术领域，特别涉及一种保证存储器读交易带宽的方法、装置和中央处理单元。

背景技术

外部设备互联(Peripheral Component Interconnect，以下简称：PCI)总线的特点是传输速度高，其可实现66M的工作频率，在64位总线宽度下可达到突发(Burst)传输速率533MB/s，因此，PCI总线可满足大吞吐量外部设备的需求。连接在PCI总线上的主要为PCI控制器和PCI设备。由于一条PCI总线能驱动的PCI设备的数量是有限的，因此通常采用PCI桥将一条总线扩展成为多条总线以实现总线扩展功能。PCI桥可以将次级PCI总线上的PCI设备发起的总线交易缓存起来，然后在上级PCI总线上发起。其中总线交易可包括存储器写交易和存储器读交易。高速的PCI设备中通常都包括DMA控制器，PCI设备通过DMA控制器接收数据或发送数据。其中，接收数据的过程为：PCI设备通过其DMA控制器发起存储器写交易，将接收的数据写入系统存储器(或称系统内存)；发送数据的过程为：PCI设备通过其DMA控制器发起存储器读交易，将从系统存储器读出的数据向外部设备或其他通信总线上发送。

图1为现有技术中PCI设备与系统存储器进行交易的示意图，如图1所示，PCI设备与系统存储器进行存储器写交易的过程为：PCI设备获取次级PCI总线的使用权后，将写交易命令以及目的地址等信息发到次级PCI总线上，PCI桥响应写交易并从次级PCI总线上接收上述信息，PCI设备将要写入系统存储器的数据发送到次级PCI总线上，由PCI桥将数据缓存；PCI桥获取上级PCI总线的使用权后，将写交易命令以及目的地址等信息发到上级PCI总线上，系统存储器响应写交易并从上级PCI总线上接收写交易命令以及目的地址等信息，PCI桥将数据发送到上级PCI总线上，系统存储器从上级PCI总线上接收数据，从而完成存储器写交易。PCI设备与系统存储器进行存储器读交易的过程为：PCI设备获取次级PCI总线的使用权后，将读交易命令以及目的地址等信息发送到次级PCI总线上，PCI桥响应读交易并将次级PCI总线上接收的上述信息缓存到桥内部，并以重试交易的方式终止交易；PCI桥获取上级PCI总线的使用权后，将读交易命令以及目的地址等信息发送到上级PCI总线上，系统存储器响应交易，将读出的数据发送到上级PCI总线上，PCI桥将上级PCI总线上的数据缓存到桥内部，当PCI设备重新将写交易命令以及目的地址等信息发送到次级PCI总线上时，PCI桥将数据发送到次级PCI总线上，PCI设备从次级PCI总线上获取数据，从而完成存储器读交易。其中在存储器读交易过程中，当PCI桥发现次级PCI总线上的读交易命令以及目的地址等信息已经缓存在内部的时候判定PCI设备重新发起存储器读交易，如果PCI桥内部没有缓存系统存储器读出的数据则以重试交易的方式终止交易。

综上所述，PCI设备与系统存储器进行存储器写交易时，对于PCI设备而言，在将需要写入的数据发送到次级PCI总线后，其存储器写交易就算完成了。而PCI设备与系统内存进行存储器读交易时，PCI设备在从次级PCI总线上接收到系统存储器读出的数据后，其存储器读交易才算完成，并且在一次存储器读交易完成之前，PCI设备不能发起新的存储器读交易，但是，在此期间PCI设备可以继续发起存储器写交易。PCI总线的带宽是一定的，并且存储器写交易的周期通常要小于存储器读交易的周期，这样当PCI设备需要从PCI总线上接收系统存储器读出的数据从而完成存储器读交易时，由于PCI设备发起新的存储器写交易占用了PCI总线的带宽，使PCI设备无法通过PCI总线获取PCI桥内缓存的系统存储器读出的数据而无法完成存储器读交易，从而使PCI设备无法发起新的存储器读交易，这样造成PCI设备进行存储器读交易的速度远远小于进行存储器写交易的速度，因此导致PCI设备发送数据的速度远远小于接收数据的速度。并且经过存储器读交易传输的数据即PCI设备发送的数据是经过处理之后的数据，经过存储器写交易传输的数据即PCI设备接收的数据是从通信线路上接收的未经处理的原始数据，经过处理后的数据更应在传输过程中所需要的PCI总线带宽方面得到保证，即存储器写交易的PCI总线的带宽更应得到保证。

综上所述，由于存储器写交易占用了PCI总线的带宽，导致存储器读交易的PCI总线的带宽无法得到保证，从而使大量需要PCI设备发送的数据因无法得到足够的PCI总线带宽而被丢弃。

发明内容

本发明的目的是针对现有技术的问题，提出一种保证存储器读交易带宽的方法、装置和中央处理单元，从而限制存储器写交易占用的PCI总线的带宽，有效保证存储器读交易的PCI总线的带宽。

为实现上述目的，本发明提供了一种保证存储器读交易带宽的方法，包括：

统计设定时间内PCI设备写入到系统存储器内的数据量；

根据所述数据量和所述设定时间生成数据传输速度；

判断所述数据传输速度是否大于预先设置的所述PCI设备的速度门限值；

如果所述数据传输速度小于等于所述速度门限值，允许所述PCI设备与所述系统存储器进行存储器写交易；

如果所述数据传输速度大于所述速度门限值，拒绝所述PCI设备与所述系统存储器进行存储器写交易。

为实现上述目的，本发明提供了一种保证存储器读交易带宽的装置，包括：

统计模块，用于统计设定时间内PCI设备写入到系统存储器内的数据量；

生成模块，用于根据所述数据量和所述设定时间生成数据传输速度；

判断模块，用于判断所述数据传输速度是否大于预先设置的所述PCI设备的速度门限值；

控制模块，用于根据所述数据传输速度小于等于所述速度门限值的判断结果允许所述PCI设备与所述系统存储器进行存储器写交易，或者根据所述数据传输速度大于所述速度门限值的判断结果，拒绝所述PCI设备与所述系统存储器进行存储器写交易。

为实现上述目的，本发明提供了一种中央处理单元，包括：

上述保证存储器读交易带宽的装置。

为实现上述目的，本发明提供了一种保证存储器读交易带宽的系统，包括中央处理单元、系统存储器和PCI设备，所述中央处理单元包括上述保证存储器读交易带宽的装置，所述PCI设备用于当所述中央处理单元允许所述PCI设备与所述数据存储器进行存储器写交易时，与所述系统存储器进行存储器写交易。

本发明的技术方案通过限制存储器写交易的数据传输速度限制存储器写交易占用的PCI总线的带宽，从而使PCI设备可以通过PCI总线及时获取系统存储器读出的数据，有效保证了存储器读交易的PCI总线的带宽，避免了大量需要PCI设备发送的数据因无法得到足够的PCI总线带宽而被丢弃的问题，从而实现了PCI设备接收和发送数据的平衡。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为现有技术中PCI设备与系统存储器进行交易的示意图；

图2为本发明实施例一提供的一种保证存储器读交易带宽的方法的流程图；

图3为本发明实施例二提供的一种保证存储器读交易带宽的装置的结构示意图；

图4为本发明实施例三提供的一种中央处理单元的结构示意图；

图5为本发明实施例四提供的一种保证存储器读交易带宽的系统的结构示意图。

具体实施方式

图2为本发明实施例一提供的一种保证存储器读交易带宽的方法的流程图，如图2所示，该方法包括：

步骤101、统计设定时间内PCI设备写入到系统存储器内的数据的数据量；

系统存储器可与多个PCI设备通过PCI总线连接，每个PCI设备与系统存储器进行存储器写交易的过程中，会通过PCI总线向系统存储器内写入数据，在设定时间内每个PCI设备写入到系统存储器内的数据的数据量均会被统计。统计数据量是按周期进行的，在一个周期内，如果PCI设备通过存储器写交易向系统存储器写入数据，则写入的数据的数据量会被统计。设定时间可包括多个周期，每个周期内PCI设备写入到系统存储器的数据的数据量会被累加统计，从而得出设定时间内PCI设备写入到系统存储器内的数据的数据量。其中，周期是预先设置的，其可采用系统默认的值或者采用用户自定义的值，例如周期可以设置为50us。设定时间可采用Δt表示，Δt可以为从统计的时间点开始，所有其包括的周期之和，Δt包括的周期的数量可以预先设置。由于周期与Δt包括的周期的数量均是预先设置的，所以相当于Δt也是预先设置的。当Δt累计到其包括的所有周期之和时，Δt以及在Δt内统计的数据的数据量均会被清零，例如，Δt可以设置为50000us，则当Δt累计到50000us时进行清零处理。在下一个设定时间内从零开始统计。

具体地，本步骤可以为：在接收到PCI设备发送的字节更新通知消息后统计设定时间内receive descriptor的长度字段中的字节数量。数据的数据量可以为数据的字节数量，具体地可通过接收描述符号receive descriptor的长度字段中的字节数量来表示。receive descriptor为一种数据结构，其包括写入到系统存储器内的数据的缓冲地址信息和长度字段。PCI设备写入系统存储器的数据是以帧为单位的，每一帧数据对应于一个receivedescriptor，并且PCI设备每写入一帧数据到系统存储器需要通过至少一次存储器写交易，通常写入一帧数据需要多次存储器写交易。其中，缓冲地址信息表示数据写入到系统存储器的具体位置，是由CPU进行更新的；长度字段表示写入到系统存储器的数据的字节数量，PCI设备将一帧数据写入到系统存储器后，会将写入的一帧数据的字节数量更新到该帧数据对应的receivedescriptor的长度字段里。receive descriptor可存储于系统存储器中或者PCI设备中。当CPU更新了receive descriptor的缓冲地址信息后，会向PCI设备发送地址更新通知消息，PCI设备接收了地址更新通知消息后会从系统存储器中或者自身的寄存器中获取缓冲地址信息，根据缓冲地址信息发起存储器写交易。如果CPU停止更新receive descriptor的缓冲地址信息，PCI设备就无法发起存储器写交易。当PCI设备更新了receive descriptor的长度字段后，会向CPU发送字节更新通知消息，CPU在接收到字节更新通知消息后会从PCI设备或者系统存储器中存储的receive descriptor中获取一帧数据的字节数量。从而实现对PCI设备写入到系统存储器内的数据的数据量的统计。数据量可以采用byte_num表示。例如，在设定时间内，PCI设备写入到系统存储器内三帧数据，则统计出的数据的数据量为三帧数据的字节数量的总和。由于本实施例是每个周期统计一次PCI设备写入到系统存储器内的数据的数据量，因此当CPU接收到字节更新通知消息后不会立即从receive descriptor中获取字节数量，而是等到该周期结束后才根据接收到的字节更新通知消息从receive descriptor中获取字节数量。

步骤102、根据数据量和设定时间生成数据传输速度；

根据步骤101中统计出的数据量和设定时间可以生成存储器写交易的数据传输速度。具体地，可通过公式speed＝(byte_num*8)/Δt计算出数据传输速度，数据传输速度的单位为bit/us，即存储器写交易过程中每微秒通过PCI总线传输的bit数据量。

步骤103、判断数据传输速度是否大于预先设置的PCI设备的速度门限值，如果是则执行步骤104，如果否则执行步骤105；

每个PCI设备均具有其速度门限值，具体可根据PCI总线的带宽和PCI设备的接口标称带宽进行设置。具体地，设置与系统存储器连接的所有PCI设备的存储器写交易的速度门限值总和为PCI总线带宽的25％，则每个PCI设备的速度门限值为每个PCI设备的接口标称带宽在所有PCI设备的标称带宽总和中所占比例乘以所有PCI设备的速度门限值的总和。例如，与系统存储器通过PCI总线连接的PCI设备为2个1000M以太网芯片，PCI总线是66M时钟、32位的数据总线，PCI总线带宽为66M*32＝2112M bit，则按照上述方法，每个1000M以太网芯片的存储器写交易速度门限值为2112 M*25％/2＝264M bit。如果系统中只有1个1000M以太网芯片，则它的存储器写交易的速度门限值为2112M*25％/1＝528M bit。上述速度门限值的设定方法通常应用于与系统存储器连接的所有PCI设备的标称带宽总和大于PCI总线带宽50％的情况。

在实际产品开发过程中，可根据上述方法设置速度门限值，并通过测试结果对根据上述方法计算出来的速度门限值进行修正。通过对以太混合帧的测试可以得出，长度在60字节到1514字节范围内，帧的长度呈正太分布，在一个66M时钟、32位的PCI总线上，收发的比特数最多不超过1000M bit，接收的比特数占1000M bit的一半，也就是500M bit。因此根据上述测试结果可以将528M bit的计算结果修正为500M bit。假设当前PCI总线上只有一个1000M以太网芯片，则它的存储器写交易速度门限值就是500M bit，当有二个1000M以太网芯片的情况下，每个以太网芯片的存储器写交易速度门限值就是500M/2＝250M bit；相应地，如果PCI总线为33M时钟、32位的数据总线则速度门限值可以为125M bit。

步骤104、允许PCI设备与系统存储器进行存储器写交易；

本步骤具体包括：更新receive descriptor的缓冲地址信息，并向PCI设备发送地址更新通知消息；即允许PCI设备与系统存储器进行存储器写交易。进一步地，PCI设备在接收到地址更新通知消息后，从系统存储器或者PCI设备中获取更新后的receive descriptor的缓冲地址信息，并根据缓冲地址信息向系统存储器发起新的存储器写交易。

步骤105、拒绝PCI设备与系统存储器进行存储器写交易；

当生成的数据传输速度大于速度门限值时，停止更新receivedescriptor的缓冲地址信息；即拒绝PCI设备与系统存储器进行存储器写交易。进一步地，PCI设备未接收到地址更新通知消息，则不会向系统存储器发起存储器写交易，这样限制了存储器写交易的速度，即限制了存储器写交易占用的PCI总线带宽。

本实施例的技术方案通过限制存储器写交易的数据传输速度限制存储器写交易占用的PCI总线的带宽，从而使PCI设备可以通过PCI总线及时获取系统存储器读出的数据，有效保证了存储器读交易的PCI总线的带宽，避免了大量需要PCI设备发送的数据因无法得到足够的PCI总线带宽而被丢弃的问题，从而实现了PCI设备接收和发送数据的平衡。

图3为本发明实施例二提供的一种保证存储器读交易带宽的装置的结构示意图，如图3所示，该装置包括统计模块11、生成模块12、判断模块13和控制模块14。统计模块11统计设定时间内PCI设备写入到系统存储器内的数据的数据量，具体地，PCI设备将数据写入到数据存储器之后会更新receive descriptor的长度字段中的字节数量并向统计模块11发送字节更新通知消息，统计模块11在接收到PCI设备发送的字节更新通知消息后统计设定时间内receive descriptor的长度字段中的字节数量，从而得出设定时间内PCI设备写入到系统存储内的数据的数据量；生成模块12根据统计模块11统计出的数据量和设定时间生成数据传输速度，具体地可以通过实施例一步骤102中描述的公式得出数据传输速度；判断模块13判断生成模块12生成的数据传输速度是否大于预先设置的PCI设备的速度门限值，具体地速度门限值的设置可参见实施例一步骤103中的描述；控制模块14根据判断模块13判断出的数据传输速度小于等于速度门限值的判断结果允许PCI设备与系统存储器进行存储器写交易，或者根据判断模块13判断出的数据传输速度大于速度门限值的判断结果拒绝PCI设备与系统存储器进行存储器写交易。

进一步地，控制模块14具体可以包括更新模块1401和通知模块1402。更新模块1401根据判断模块13判断出的数据传输速度小于等于速度门限值的判断结果更新receive descriptor的缓冲地址信息，通知模块1402在更新模块1401更新了receive descriptor的缓冲地址信息后向PCI设备发送地址更新通知消息。其中，receive descriptor存储于PCI设备中或者存储于系统存储器中。

图4为本发明实施例三提供的一种中央处理单元的结构示意图，如图4所示，该中央处理单元包括保证存储器读交易带宽的装置，其中保证存储器读交易带宽的装置可参见图3中的实施例二，具体不再赘述。

图5为本发明实施例四提供的一种保证存储器读交易带宽的系统的结构示意图，如图5所示，该系统包括中央处理单元1、系统存储器2和PCI设备3。系统存储器2和PCI设备3通过PCI总线连接。具体地，对中央处理单元1的描述可参见图4中的实施例三。当中央处理单元允许PCI设备3与数据存储器2进行存储器写交易时，PCI设备3与系统存储器2进行存储器写交易。当中央处理单元拒绝PCI设备3与数据存储器2进行存储器写交易时，PCI设备停止向系统存储器发起存储器写交易。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。

Claims

1、一种保证存储器读交易带宽的方法，其特征在于，包括：

统计设定时间内PCI设备写入到系统存储器内的数据的数据量；

根据所述数据量和所述设定时间生成数据传输速度；

2、根据权利要求1所述的方法，其特征在于，所述统计设定时间内PCI设备写入到系统存储器内的数据的数据量具体包括：

在接收到PCI设备发送的字节更新通知消息后统计设定时间内接收描述符号receive descriptor的长度字段中的字节数量。

3、根据权利要求1所述的方法，其特征在于，所述允许所述PCI设备与所述系统存储器进行存储器写交易包括：

更新receive descriptor的缓冲地址信息；

向所述PCI设备发送地址更新通知消息。

4、根据权利要求2或3所述的方法，其特征在于，所述receivedescriptor存储于所述PCI设备中或者存储于所述系统存储器中。

5、根据权利要求1所述的方法，其特征在于，所述PCI设备的速度门限值根据PCI总线的带宽和PCI设备的接口标称带宽进行设置。

6、一种保证存储器读交易带宽的装置，其特征在于，包括：

统计模块，用于统计设定时间内PCI设备写入到系统存储器内的数据的数据量；

7、根据权利要求6所述的装置，其特征在于，所述控制模块包括：

更新模块，用于更新receive descriptor的缓冲地址信息；

通知模块，用于向所述PCI设备发送地址更新通知消息。

8、根据权利要求6所述的装置，其特征在于，所述PCI设备的速度门限值根据PCI总线的带宽和PCI设备的接口标称带宽进行设置。

9、一种中央处理单元，其特征在于，包括：

权利要求6至8任一所述的保证存储器读交易带宽的装置。

10、一种保证存储器读交易带宽的系统，包括中央处理单元、系统存储器和PCI设备，其特征在于，

所述中央处理单元包括权利要求6至8任一所述的保证存储器读交易带宽的装置；

所述PCI设备，用于当所述中央处理单元允许所述PCI设备与所述数据存储器进行存储器写交易时，与所述系统存储器进行存储器写交易。