CN101571583B - 一种可接收处理boc(1,1)信号的相关器 - Google Patents

一种可接收处理boc(1,1)信号的相关器 Download PDF

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Abstract

本发明公开了一种可接收处理BOC(1，1)信号的相关器，该相关器包括有时钟发生器模块、并行多通道相关模块、重采样模块、通信接口模块和复位控制模块；其中并行多通道相关模块包括有复数乘法器、解码单元、载波NCO单元、相关间距控制单元、乘法器、副载波NCO单元、PRN码发生器、码NCO单元和秒内计数器。本发明的相关器根据微处理器输出的控制信息，以及经模数采样的数据中频BOC(1，1)信号进行时域相关处理，输出八路相关间距可控的BOC信号自相关值与PRN码互相关值。通过采用微处理器协同完成BOC(1，1)信号的接收处理，能够使现有导航接收机对伽利略E1频带开放式服务信号的应用。

Description

一种可接收处理BOC(1,1)信号的相关器
技术领域
本发明涉及一种对导航接收机接收信号的处理装置，具体地说，是指一种能够对BOC(1，1)信号进行处理的相关器，该相关器内嵌在FPGA处理器芯片上。
背景技术
在卫星导航领域出现一种新的调制技术——BOC(二进制偏置载波)调制。这种调制方式与传统的BPSK调制相比，具有更好的抗多径性，可以降低码跟踪噪声，且能够充分利用现有频谱资源，减小信号间的干扰，预计它将成为未来卫星导航与通信系统信号的有效调制手段。
欧盟正在建设的Galileo全球卫星导航系统已经正式确定采用BOC调制方式，美国的GPS现代化计划、中国的北斗二代导航系统二期建设也准备采用或正在论证采用BOC调制方式。
伽利略卫星导航系统为满足各种不同用户的需求而设计了一系列具有代表性的服务，包括开放式服务、商业服务、生命安全服务及公共特许服务。其中开放式服务提供可以免费获得的位置，速度和时间信息，这项服务适合应用于大众消费市场。开放性服务包括位于E5a、E5b和E1频带的三种信号。E1频带开放式服务信号包含B路、C路两个通道，分别是数据通道与导频通道，采用CBOC(6，1，1/11)调制方式，其上调制有未加密的PRN码和导航电文，可供所有用户接收。CBOC(6，1，1/11)是BOC(1，1)与BOC(6，1)的多电平混合调制方式，其中BOC(1，1)占10/11的能量，BOC(1，1)的处理是基于伽利略E1频带开放式服务接收机的关键内容，对伽利略E1频带开放式服务信号的接收利用具有决定性作用。
发明内容
为了适应不同的接收机体制和接收处理算法的需要，本发明提出一种基于BOC(1，1)信号的应用于导航接收机上的相关器。本发明的相关器根据微处理器(MPU)输出的控制信息，以及经模数采样的数据中频BOC(1，1)信号进行时域相关处理，输出八路相关间距可控的BOC信号自相关值与PRN码互相关值。通过采用微处理器协同完成BOC(1，1)信号的接收处理，能够使现有导航接收机对伽利略E1频带开放式服务信号的应用。
本发明的一种可接收处理BOC(1，1)信号的相关器，该相关器内嵌在FPGA处理器上。该相关器包括有时钟发生器模块(1)、并行多通道相关模块(2)、重采样模块(3)、通信接口模块(4)和复位控制模块(5)；所述并行多通道相关模块(2)包括有复数乘法器(21)、解码单元(22)、载波NCO单元(24)、相关间距控制单元(25)、乘法器(26)、副载波NCO单元(27)、PRN码发生器(28)、码NCO单元(29)和秒内计数器(23)。
时钟发生器模块(1)用于产生一个中断时钟信号T1-1和采样时钟信号T1-2；所述中断时钟信号T1-1用于控制微处理器(MPU)与FPGA处理器何时进行信息交互；所述采样时钟信号T1-2分别作为重采样模块(3)、并行多通道相关模块(2)和通信接口模块(4)的时钟驱动信号；
重采样模块(3)一方面根据采样时钟信号T1-2来锁存其接收的数字BOC(1，1)信息F0，并将接收的F0分时间段进行存储，然后将带有时间段符号的数字BOC(1，1)信息F3分发给并行多通道相关模块(2)；重采样模块(3)另一方面在相关器上电后，根据复位控制模块(5)输出的复位信号R5进行重采样模块(3)的初始化设置；
通信接口模块(4)一方面根据采样时钟信号T1-2来驱动微处理器(MPU)与并行多通道相关模块(2)进行信息交互；通信接口模块(4)另一方面在相关器上电后，根据复位控制模块(5)输出的复位信号R5进行通信接口模块(4)初始化设置；
复位控制模块(5)在相关器上电后，用于分别输出复位信号R5给重采样模块(3)、并行多通道相关模块(2)和通信接口模块(4)；
复数乘法器(21)一方面对接收的F3和SIN载波(24a)进行复数乘法处理得到I路去载波基带信号(21a)给解码单元(22)；复数乘法器(21)另一方面对接收的F3和COS载波(24b)进行复数乘法处理得到Q路去载波基带信号(21b)给解码单元(22)；
载波NCO单元(24)根据接收的载波NCO频率控制字(45)经DDS处理后分别输出SIN载波(24a)和COS载波(24b)给复数乘法器(21)；
副载波NCO单元(27)根据接收的副载波NCO频率控制字(44)经DDS处理后输出本地副载波信号(27a)给乘法器(26)；
码NCO单元(29)根据接收的码NCO频率控制字(43)经DDS处理后输出溢出脉冲信号(29a)给PRN码发生器(28)和秒内计数器(23)；
PRN码发生器(28)受溢出脉冲信号(29a)的驱动产生本地PRN码(28a)输出给相关间距控制单元(25)；
秒内计数器(23)受溢出脉冲信号(29a)的驱动分别对相关器和微处理器进行同步秒内计数，当计满1000/T后自动清零；
乘法器(26)对接收的本地副载波信号(27a)与本地PRN码(28a)进行乘法处理后输出本地调制信号(26a)给相关间距控制单元(25)；
相关间距控制单元(25)一方面根据接收的相关间距选择信号(41)对接收的本地PRN码(28a)进行移位处理处后输出即时PRN本地信号(25d)给解码单元(22)；另一方面根据接收的相关间距选择信号(41)对接收的本地调制信号(26a)进行移位处理处后分别输出超前BOC(1，1)本地信号(25a)、即时BOC(1，1)本地信号(25b)和滞后BOC(1，1)本地信号(25c)给解码单元(22)；
解码单元(22)进行的解码处理为：
第一方路采用I路去载波基带信号(21a)与超前BOC(1，1)本地信号(25a)进行相乘获得I路超前BOC(1，1)自相关输出信息FI-1输出；
第二方路采用I路去载波基带信号(21a)与即时BOC(1，1)本地信号(25b)进行相乘获得I路即时BOC(1，1)自相关输出信息FI-2输出；
第三方路采用I路去载波基带信号(21a)与滞后BOC(1，1)本地信号(25c)进行相乘获得I路滞后BOC(1，1)自相关输出信息FI-3输出；
第四方路采用I路去载波基带信号(21a)与即时PRN本地信号(25d)进行相乘获得I路即时互相关输出信息FI-4输出；
第五方路采用Q路去载波基带信号(21b)与超前BOC(1，1)本地信号(25a)进行相乘获得Q路超前BOC(1，1)自相关输出信息FQ-1输出；
第六方路采用Q路去载波基带信号(21b)与即时BOC(1，1)本地信号(25b)进行相乘获得Q路即时BOC(1，1)自相关输出信息FQ-2输出；
第七方路采用Q路去载波基带信号(21b)与滞后BOC(1，1)本地信号(25c)进行相乘获得Q路滞后BOC(1，1)自相关输出信息FQ-3输出；
第八方路采用Q路去载波基带信号(21b)与即时PRN本地信号(25d)进行相乘获得Q路即时互相关输出信息FQ-4输出。
本发明的一种可接收处理BOC(1，1)信号的相关器的优点在于：
(1)采用数字合成技术(DDS)对天线接收的BOC(1，1)信号进行处理，以及运用采样时钟信号T1-2作为驱动信号，提高了本发明相关器输出信息的精度。
(2)在并行多通道相关模块2中，对各信息的处理采用单通道(八路输出信息)的处理模式提高了相关器的输出信息的准确性。
(3)采用与微处理器(MPU)协同完成BOC(1，1)信号的接收处理，为伽利略E1频带开放式服务接收机以及多导航系统、多星座、多频段兼容接收机的设计与制造提供参考。
附图说明
图1是一般导航接收机的结构组成简示框图。
图2是本发明一种可接收处理BOC(1，1)信号的相关器的结构框图。
图3是本发明并行多通道相关模块的结构图。
具体实施方式
下面将结合附图对本发明作进一步的详细说明。
参见图1所示，导航接收机包括有微处理器(MPU)、FPGA处理器(FPGA是一可编程逻辑处理芯片)、天线、以及将接收信息进行模数转换的A/D转换器；在本发明中，天线用于接收BOC(1，1)信息，A/D转换器用于将天线接收的BOC(1，1)信息进行模数转换后输出数字BOC(1，1)中频信息(记为F0)给FPGA处理器，FPGA处理器对接收的F0进行片上相关器处理后输出八路相关值信息给微处理器(MPU)。
在本发明中，所述的八路相关值信息是指：
I路超前BOC(1，1)自相关输出信息，记为FI-1，FI-1在FPGA芯片的电路原理中管脚可定义为IE_BOC_BOC；
I路即时BOC(1，1)自相关输出信息，记为FI-2，FI-2在FPGA芯片的电路原理中管脚可定义为IP_BOC_BOC；
I路滞后BOC(1，1)自相关输出信息，记为FI-3，FI-3在FPGA芯片的电路原理中管脚可定义为IL_BOC_BOC；
I路即时互相关输出信息，记为FI-4，FI-4在FPGA芯片的电路原理中管脚可定义为IP_BOC_PRN；
Q路超前BOC(1，1)自相关输出信息，记为FQ-1，FQ-1在FPGA芯片的电路原理中管脚可定义为QE_BOC_BOC；
Q路即时BOC(1，1)自相关输出信息，记为FQ-2，FQ-2在FPGA芯片的电路原理中管脚可定义为QP_BOC_BOC；
Q路滞后BOC(1，1)自相关输出信息，记为FQ-3，FQ-3在FPGA芯片的电路原理中管脚可定义为QL_BOC_BOC；
Q路即时互相关输出信息，记为FQ-4，FQ-4在FPGA芯片的电路原理中管脚可定义为QP_BOC_PRN。
在本发明中，为了使传统导航接收机能够对BOC(1，1)信号进行相关处理，本发明采用对FPGA处理器进行片上系统的改进构成一个可接收处理BOC(1，1)信号的相关器。参见图2所示，本发明相关器包括有时钟发生器模块1、并行多通道相关模块2、重采样模块3、通信接口模块4和复位控制模块5。
时钟发生器模块1用于产生一个中断时钟信号T1-1和采样时钟信号T1-2；所述中断时钟信号T1-1用于控制微处理器(MPU)与FPGA处理器何时进行信息交互。所述采样时钟信号T1-2分别作为重采样模块3、并行多通道相关模块2和通信接口模块4的时钟驱动信号。
重采样模块3一方面根据采样时钟信号T1-2来锁存其接收的数字BOC(1，1)信息F0，并将接收的F0分时间段进行存储，然后将带有时间段记号的数字BOC(1，1)信息F3分发给并行多通道相关模块2；重采样模块3另一方面在相关器上电后，根据复位控制模块5输出的复位信号R5进行重采样模块3的初始化设置，即看重采样模块3中是否存在有上一次末传输完成的F3，“有”则输出给并行多通道相关模块2，“无”则继续接收处理F0，且使F0变化为F3。当第一次投入使用含有相关器的接收机时，重采样模块3直接对接收的F0进行处理。
通信接口模块4一方面根据采样时钟信号T1-2来驱动微处理器(MPU)与并行多通道相关模块2进行信息交互；通信接口模块4另一方面在相关器上电后，根据复位控制模块5输出的复位信号R5进行通信接口模块4初始化设置，即对通信接口模块4进行清零处理。
复位控制模块5在相关器上电后，用于分别输出复位信号R5给重采样模块3、并行多通道相关模块2和通信接口模块4。
参见图3所示，并行多通道相关模块2包括有复数乘法器21、解码单元22、载波NCO单元24、相关间距控制单元25、乘法器26、副载波NCO单元27、PRN码发生器28、码NCO单元29和秒内计数器23。
复数乘法器21一方面对接收的F3和SIN载波24a进行复数乘法处理得到I路去载波基带信号21a给解码单元22；复数乘法器21另一方面对接收的F3和COS载波24b进行复数乘法处理得到Q路去载波基带信号21b给解码单元22；
载波NCO单元24根据接收的载波NCO频率控制字45(微处理器提供并经通信接口模块4传输)经DDS处理后分别输出SIN载波24a和COS载波24b给复数乘法器21；
副载波NCO单元27根据接收的副载波NCO频率控制字44(微处理器提供并经通信接口模块4传输)经DDS处理后输出本地副载波信号27a给乘法器26；
码NCO单元29根据接收的码NCO频率控制字43(微处理器提供并经通信接口模块4传输)经DDS处理后输出溢出脉冲信号29a给PRN码发生器28和秒内计数器23；
PRN码发生器28受溢出脉冲信号29a的驱动产生本地PRN码28a输出给相关间距控制单元25；
秒内计数器23受溢出脉冲信号29a的驱动分别对相关器和微处理器进行同步秒内计数，当计满1000/T后自动清零；
乘法器26对接收的本地副载波信号27a与本地PRN码28a进行乘法处理后输出本地调制信号26a给相关间距控制单元25；
相关间距控制单元25一方面根据接收的相关间距选择信号41(微处理器提供并经通信接口模块4传输)对接收的本地PRN码28a进行移位处理处后输出即时PRN本地信号25d给解码单元22；另一方面根据接收的相关间距选择信号41对接收的本地调制信号26a进行移位处理处后分别输出超前BOC(1，1)本地信号25a、即时BOC(1，1)本地信号25b和滞后BOC(1，1)本地信号25c给解码单元22；所述的相关间距选择信号41的最小可控间距为码NCO溢出脉冲的周期，最大可控间距为PRN码宽的1/2。
解码单元22进行的解码处理为：
第一方路采用I路去载波基带信号21a与超前BOC(1，1)本地信号25a进行相乘获得I路超前BOC(1，1)自相关输出信息FI-1输出；
第二方路采用I路去载波基带信号21a与即时BOC(1，1)本地信号25b进行相乘获得I路即时BOC(1，1)自相关输出信息FI-2输出；
第三方路采用I路去载波基带信号21a与滞后BOC(1，1)本地信号25c进行相乘获得I路滞后BOC(1，1)自相关输出信息FI-3输出；
第四方路采用I路去载波基带信号21a与即时PRN本地信号25d进行相乘获得I路即时互相关输出信息FI-4输出；
第五方路采用Q路去载波基带信号21b与超前BOC(1，1)本地信号25a进行相乘获得Q路超前BOC(1，1)自相关输出信息FQ-1输出；
第六方路采用Q路去载波基带信号21b与即时BOC(1，1)本地信号25b进行相乘获得Q路即时BOC(1，1)自相关输出信息FQ-2输出；
第七方路采用Q路去载波基带信号21b与滞后BOC(1，1)本地信号25c进行相乘获得Q路滞后BOC(1，1)自相关输出信息FQ-3输出；
第八方路采用Q路去载波基带信号21b与即时PRN本地信号25d进行相乘获得Q路即时互相关输出信息FQ-4输出。
在本发明中，并行多通道相关模块2中的每个单通道中，载波NCO与复数乘法器21剥离载波，产生两路正交的基带信号；副载波NCO产生本地副载波；码NCO的溢出脉冲驱动PRN码发生器28产生本地PRN码并在PRN码周期末输出清零脉冲；本地PRN码与本地副载波相乘后产生本地无数据调制BOC信号；本地PRN码与本地无数据调制BOC信号送至相关间距控制模块25，输出码间距可控的超前、即时、滞后本地无数据调制BOC信号与本地即时PRN，与剥离载波后的两路正交基带信号进行相关运算，然后对输入信号进行积分累加，并在清零脉冲到来时锁存累加值，之后清除该累加值，开始下一个PRN码周期的相关累加；秒内计数器23受码NCO的溢出脉冲对PRN码发生器28的清零脉冲驱动进行秒内计数，可以形成导航卫星伪距的自然观测量。
在本发明中，FPGA芯片可以采用主流的Altera公司Stratix II系列器件的EP2S60F672C5芯片，该器件含有24176个逻辑单元，总的内置RAM为2,544,192bits，内置DSP模块有36个，内置PLLs有12个，嵌入式乘法器(18-bit×18-bit)有144个，最大可用I/O数量为499个，封装为672脚FPGA。Stratix II FPGA支持移植至HardCopy的结构化ASIC，提供了从FPGA原型至大批量结构化ASIC产品的无缝开发方式。为本相关器进一步的扩展开发提供了基础。
基于Altera公司的集成环境Quartus II7.1进行开发，该系统提供了从输入、综合、前后仿真直至配置的全系列功能，并提供了包括RTL阅读器、功耗计算器、逻辑分析仪、时序收敛布局规划器、底层逻辑器和工程更改管理器等一系列工具，使得从工程实施开始至结束验证都能有充分保证。
BOC信号模拟器输出采样频率为16.3676MHz，中频频率为4.1304MHz，调制导航电文的BOC(1，1)中频数字信号。
本发明的一种可接收处理BOC(1，1)信号的相关器，一方面以时钟发生器1产生的采样时钟信号T1-2作为重采样模块3、并行多通道相关模块2、通信接口模块4和复位模块5的驱动信号；另一方面以并行多通道相关模块22为核心进行多通道的相关处理。本发明相关器采用与微处理器协同完成BOC(1，1)信号的接收处理，能够应用于伽利略E1频带开放式服务接收机，以及多导航系统、多星座、多频段兼容接收机。

Claims (3)

1.一种可接收处理BOC(1，1)信号的相关器，该相关器内嵌在FPGA处理器上，其特征在于：该相关器包括有时钟发生器模块(1)、并行多通道相关模块(2)、重采样模块(3)、通信接口模块(4)和复位控制模块(5)；所述并行多通道相关模块(2)包括有复数乘法器(21)、解码单元(22)、载波NCO单元(24)、相关间距控制单元(25)、乘法器(26)、副载波NCO单元(27)、PRN码发生器(28)、码NCO单元(29)和秒内计数器(23)；
时钟发生器模块(1)用于产生一个中断时钟信号T1-1和采样时钟信号T1-2；所述中断时钟信号T1-1用于控制微处理器(MPU)与FPGA处理器何时进行信息交互；所述采样时钟信号T1-2分别作为重采样模块(3)、并行多通道相关模块(2)和通信接口模块(4)的时钟驱动信号；
重采样模块(3)一方面根据采样时钟信号T1-2来锁存其接收的数字BOC(1，1)信息F0，并将接收的F0分时间段进行存储，然后将带有时间段记号的数字BOC(1，1)信息F3分发给并行多通道相关模块(2)；重采样模块(3)另一方面在相关器上电后，根据复位控制模块(5)输出的复位信号R5进行重采样模块(3)的初始化设置；通信接口模块(4)一方面根据采样时钟信号T1-2来驱动微处理器(MPU)与并行多通道相关模块(2)进行信息交互；通信接口模块(4)另一方面在相关器上电后，根据复位控制模块(5)输出的复位信号R5进行通信接口模块(4)初始化设置；
复位控制模块(5)在相关器上电后，用于分别输出复位信号R5给重采样模块(3)、并行多通道相关模块(2)和通信接口模块(4)；
复数乘法器(21)一方面对接收的F3和SIN载波(24a)进行复数乘法处理得到I路去载波基带信号(21a)给解码单元(22)；复数乘法器(21)另一方面对接收的F3和COS载波(24b)进行复数乘法处理得到Q路去载波基带信号(21b)给解码单元(22)；
载波NCO单元(24)根据接收的载波NCO频率控制字(45)经DDS处理后分别输出SIN载波(24a)和COS载波(24b)给复数乘法器(21)；
副载波NCO单元(27)根据接收的副载波NCO频率控制字(44)经DDS处理后输出本地副载波信号(27a)给乘法器(26)；
码NCO单元(29)根据接收的码NCO频率控制字(43)经DDS处理后输出溢出脉冲信号(29a)给PRN码发生器(28)和秒内计数器(23)；
PRN码发生器(28)受溢出脉冲信号(29a)的驱动产生本地PRN码(28a)输出给相关间距控制单元(25)；
秒内计数器(23)受溢出脉冲信号(29a)的驱动分别对相关器和微处理器进行同步秒内计数，当计满1000/T1-2后自动清零；
乘法器(26)对接收的本地副载波信号(27a)与本地PRN码(28a)进行乘法处理后输出本地调制信号(26a)给相关间距控制单元(25)；
相关间距控制单元(25)一方面根据接收的相关间距选择信号(41)对接收的本地PRN码(28a)进行移位处理处后输出即时PRN本地信号(25d)给解码单元(22)；另一方面根据接收的相关间距选择信号(41)对接收的本地调制信号(26a)进行移位处理处后分别输出超前BOC(1，1)本地信号(25a)、即时BOC(1，1)本地信号(25b)和滞后BOC(1，1)本地信号(25c)给解码单元(22)；
解码单元(22)进行的解码处理为：
第一方路采用I路去载波基带信号(21a)与超前BOC(1，1)本地信号(25a)进行相乘获得I路超前BOC(1，1)自相关输出信息FI-1输出；
第二方路采用I路去载波基带信号(21a)与即时BOC(1，1)本地信号(25b)进行相乘获得I路即时BOC(1，1)自相关输出信息FI-2输出；
第三方路采用I路去载波基带信号(21a)与滞后BOC(1，1)本地信号(25c)进行相乘获得I路滞后BOC(1，1)自相关输出信息FI-3输出；
第四方路采用I路去载波基带信号(21a)与即时PRN本地信号(25d)进行相乘获得I路即时互相关输出信息FI-4输出；
第五方路采用Q路去载波基带信号(21b)与超前BOC(1，1)本地信号(25a)进行相乘获得Q路超前BOC(1，1)自相关输出信息FQ-1输出；
第六方路采用Q路去载波基带信号(21b)与即时BOC(1，1)本地信号(25b)进行相乘获得Q路即时BOC(1，1)自相关输出信息FQ-2输出；
第七方路采用Q路去载波基带信号(21b)与滞后BOC(1，1)本地信号(25c)进行相乘获得Q路滞后BOC(1，1)自相关输出信息FQ-3输出；
第八方路采用Q路去载波基带信号(21b)与即时PRN本地信号(25d)进行相乘获得Q路即时互相关输出信息FQ-4输出。
2.根据权利要求1所述的可接收处理BOC(1，1)信号的相关器，其特征在于：所述的相关间距选择信号(41)的最小可控间距为码NCO溢出脉冲的周期，最大可控间距为PRN码宽的1/2。
3.根据权利要求1所述的可接收处理BOC(1，1)信号的相关器，其特征在于：FPGA处理器选取Altera公司Stratix II系列器件的EP2S60F672C5芯片。
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