CN101523743A - 无线下行链路接收机中码片速率处理和比特速率处理间的接口 - Google Patents

无线下行链路接收机中码片速率处理和比特速率处理间的接口 Download PDF

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Abstract

无线系统中的比特速率处理器包括：前端处理器，用于处理物理信道数据并生成编码后的传输信道数据；传输信道缓冲器，用于保持该编码后的传输信道数据以及后端处理器，用于处理来自传输信道缓冲器的编码后的传输信道数据并生成解码后的传输信道比特。前端处理器可包括：帧缓冲器，用于接收物理信道数据；第一级，用于对来自帧缓冲器的物理信道数据进行解映射；中间帧缓冲器，接收来自第一级的解映射后的物理信道数据；以及第二级，用于处理解映射后的物理信道数据并提供编码后的传输信道数据。后端处理器可包括第三级，该第三级包括：缩放电路，用于对编码后的传输信道数据进行缩放；解码器用于对缩放后的传输信道数据进行解码；和CRC校验器，用于提供解码后的传输信道比特、以及输出缓冲器，用于接收解码后的传输信道比特。

Description

无线下行链路接收机中码片速率处理和比特速率处理间的接口
技术领域
本发明涉及无线通信系统并且，具体而言，涉及在无线系统中使用的下行链路接收机比特速率处理器。本发明在TDSCDMA无线系统中尤其有用，但本发明不限于TDSCDMA系统。
背景技术
TDSCDMA(时分同步码分多址接入)是针对3G(第三代)空中接口的物理层的无线无线电标准。与采用频分复用的WCDMA和CDMA2000不同，TDSCDMA被设计用于具有同步CDMA技术的时分复用/时分多址(TDD/TDMA)操作。
TDSCDMA利用时域复用并结合多址技术来支持对称和非对称业务量两者。针对上行链路业务或下行链路业务的时隙的可变的分配使得TDSCDMA能够满足非对称业务需求并支持多种用户。在TDSCDMA系统中，多址接入技术采用唯一码(unique code)和时间签名(time signature)两者来区分给定的小区中的用户。TDSCDMA标准定义了具有3层的帧结构：无线电帧、子帧和时隙。无线电帧为10ms。子帧为5ms并且被划分成7个时隙。时隙有4部分：训练序列(midamble)、位于训练序列各侧的两个数据字段和保护周期。接收机利用训练序列执行信道估计。
在CDMA系统中，多个用户同时接入相同的信道。每个用户由被称为扩频码的码彼此区分。但是，每个加入系统的新用户会与其他用户产生干扰。在CDMA系统中，这种多址干扰(MAI)是系统容量的限制因素。
多址干扰同等地影响CDMA系统中的所有用户。为了对付这种干扰，其他的系统采用如耙式(RAKE)接收机的检测方案。但是，因为RAKE接收机在检测处理中仅考虑用户的信号信息，而没有尝试辨别来自其他用户的干扰，因此RAKE接收机是次优方案。与之相比，联合检测算法并行地处理所有的用户，因而包括来自其他用户的干扰信息。联合检测方案复杂且计算密集。复杂度随着码数量的增加呈指数增长。联合检测很适合用于TDSCDMA系统，因为时隙中的用户数量被限制为16。其结果是具有合理复杂度的联合检测器。
在传统的通信系统中，基带接收机包括两个主要部分：内部接收机(也被称作均衡器或码片速率处理器，其减轻了多径和干扰的影响)和外部接收机(外部接收机执行信道解码和其他的符号速率处理)。可以采用不同的方法来实施TDSCDMA基带处理器的电路，基带处理器的电路范围从可编程数字信号处理器到专用集成电路(ASIC)。可编程数字信号处理器具有针对不同应用的灵活性的优点，但是可能没有足够的计算速度来实时地处理TDSCDMA信号。ASCI可以具有更高的计算速度但是针对不同的应用和不同的处理算法具有有限的灵活性。
因此，存在实现高计算速度、灵活性并且可编程性的TDSCDMA结构和应用的需求。
发明内容
根据本发明的一个方面，提供了一种在无线系统中处理物理信道数据的比特速率处理器。该比特速率处理器包括：帧缓冲器，该帧缓冲器被配置成保持物理信道数据的帧，该帧缓冲器具有第一部分和第二部分，其中每个部分用来保持物理信道数据的子帧，该帧缓冲器被配置成接收由联合检测操作产生的物理信道数据；以及处理电路，该处理电路用于处理物理信道数据的该帧并且响应于该处理提供解码后的传输信道比特。
根据本发明的第二方面，提供了一种用于对无线系统中的物理信道数据进行比特速率处理的方法。该方法包括如下步骤：帧缓冲器步骤，该帧缓冲器被配置为保持物理信道数据的帧，该帧缓冲器具有第一部分和第二部分，其中每个部分用来保持物理信道数据的子帧；将该物理信道数据写入该帧缓冲器；接收对应于该物理信道数据的控制参数；以及根据该控制参数处理来自该帧缓冲器的该被保存的物理信道数据。
附图说明
为了更好地理解本发明，对附图进行引用，附图通过引用合并于此，并且在附图中：
图1是根据本发明的实施方式的TDSCDMA接收机的简化方框图；
图2是TDSCDMA数据结构的示意性表示；
图3是根据本发明的实施方式的比特速率处理器的简化方框图；
图4是示出比特速率处理器执行的操作的流程图；
图5是根据本发明的实施方式的比特速率处理器的实施的方框图；
图6是根据本发明的实施方式的比特速率处理器和联合检测器之间的干扰的示意性表示；
图7是例示帧缓冲器的输入的格式的示意图；
图7A是例示帧缓冲器的结构的示意图；
图8是例示物理信道解映射引擎执行的操作的示意图；
图9是物理信道解映射引擎的方框图；
图10是物理信道解映射引擎的状态机图；
图11是第二解交织器的方框图；
图12是第二解交织器的状态机图；
图13是解扰器的方框图；
图14是解速率匹配引擎的方框图；
图15是解速率描述符管理器的状态机图；
图16是解速率匹配选择逻辑的方框图；
图17是解速率匹配引擎的方框图；
图18是解速率匹配传输信道缓冲器写逻辑的方框图；
图19是缩放因子估计电路的方框图；
图20A是例示不同传输时间间隔复用为单个编码复合传输信道的传输信道的时序图；
图20B是例示在时间上未对齐的两个编码复合传输信道的时序图；
图20C是示例帧对齐的两个编码复合传输信道的时序图；
图21A是示例在WCDMA系统中使用的传输信道缓冲器结构的第一实施方式的示意图；
图21B是示例在TDSCDMA系统中使用的传输信道缓冲器结构的第二实施方式的示意图；
图22是后端处理器的方框图；
图23是传输信道缓冲器管理器的状态机图；
图24是缩放电路的方框图；
图25是缩放算法的示意性说明；
图26是turbo解码器的方框图；
图27是维特比解码器的方框图；
图28是输出缓冲器写逻辑的方框图；以及
图29是输出缓冲器读逻辑的方框图。
具体实施方式
图1示出了TDSCDMA无线设备的下行链路接收机的方框图。射频器10经由天线12接收信号并将信号提供至模拟基带(ABB)电路14。在模拟域处理所接收的信号并在模拟基带电路的输出处提供数字信号。接收机还包括数字基带电路20和协处理器22。数字基带电路20可包括如可编程数字信号处理器(DSP)24的控制处理器。DSP 24可包括内核处理器，存储器，DMA控制器和各种接口电路。DSP 24可经由外部协处理器总线30与协处理器22进行通信，该外部协处理器总线30是由数字基带电路20中的主外部协处理器接口(ECPI)32和协处理器22中的从ECPI 34进行控制。协处理器22可包括比特速率处理器40和联合检测器42。比特速率处理器40和联合检测器42经由外部协处理器总线30与DSP 24进行通信。
在一些实施方式中，协处理器22的部件可以利用DSP 24并入数字基带电路20。在一些实施方式中，DSP 24、比特速率处理器40和联合检测器42可以通过一根或多跟内部总线相互连接，且不需要外部协处理器总线30。
图2示出TDSCDMA数据结构的示意性表示。数据被发送为一串无线电帧60、62等，其中每个无线电帧具有10ms(毫秒)的持续时间。每个无线电帧被划分成两个子帧64和66，每个子帧具有5ms的持续时间。每个子帧由7个时隙70、72等组成，每个时隙具有0.675ms的持续时间。每个时隙包括4部分：144个码片持续时间的训练序列，在训练序列前面和训练序列后面的两个352个码片持续时间的数据字段，后面跟着16个码片持续时间的保护周期。训练序列携带有已知的数据并且被接收机用来进行信道估计。根据每个方向的业务量，可以在上行链路业务和下行链路业务之间对每个子帧中的7个时隙进行划分。
联合检测器针对每个下行链路时隙对接收的数据进行处理并生成物理信道数据。每个时隙可包括多至16个用户和多至16个扩频码。联合检测器的主要作用是对线性方程进行求解
(THT+σ2I)x＝THr，
其中，T是表示信道特征的矩阵，r是表示接收信号的矢量，σ2表示噪声。联合检测器并行地处理所有的用户信号，因而包括来自其他用户的干扰信息。联合检测器根据用户分离物理信道数据。在一些实施方式中，可以在联合检测器42和DSP 24之间划分联合检测操作。例如，DSP 24可以执行信道估计和后处理，而联合检测器42可以执行矩阵计算。
再次参照图1，比特速率处理器40和联合检测器42是在DSP 24的控制下执行计算的电路。联合检测器42从DSP 24接收数据、控制参数和控制信号(如开始处理的触发)。联合检测器42处理数据并将处理后的数据返回到DSP 24。类似地，比特速率处理器40从DSP 24接收物理信道数据、控制参数和控制信号(如开始处理的触发)。比特速率处理器40根据控制参数处理数据并将解码后的传输信道比特返回到DSP 24。如下面将说明的，可以在DSP 24和协处理器22之间划分基带处理功能。DSP 24是可编程的、并且可以执行能够相对容易地被修改和更新的功能，而协处理器22是硬线的、并通过可编程的固定功能的参数执行固定功能。通常，联合检测器42和比特速率处理器40执行较少改变的计算密集的功能，而DSP 24执行计算不那么密集的、并且可以被改变或由不同用户不同地执行的功能。
图3示出了根据本发明的实施方式的比特速率处理器40的简化方框图。比特速率处理器40包括前端处理器300、后端处理器302和耦合于前端处理器300和后端处理器302之间的传输信道缓冲器304。前端处理器300从DSP 24(图1)接收物理信道数据并将编码后的传输信道数据提供给传输信道缓冲器304。物理信道数据由联合检测器42生成并通过DSP 24被提供给比特速率处理器40。前端处理器300涉及在编码复合传输信道(CCTrCH)级的处理。后端处理器302处理来自传输信道缓冲器304的编码后的传输信道数据并将解码后的传输信道比特提供给DSP 24。后端处理器302基于传输信道(TrCH)进行操作。当物理信道数据包括多于一个编码复合传输信道时，前端处理器300串行地对编码复合传输信道进行处理。当每个编码复合传输信道包括多于一个传输信道时，后端处理器302串行地对传输信道进行处理。
如图3所示，比特速率处理器40的结构包括计算级(computationstage)和缓冲存储器。在图3的实施方式中，比特速率处理器40包括前端处理器300中的第一级310和第二级312、以及后端处理器302中的第三级314。因此，前端处理器300包括第一级310、第二级312、帧缓冲器320和中间帧缓冲器322。后端处理器302包括第三级314和输出缓冲器324。下面介绍第一、第二和第三级执行的操作。
帧缓冲器320接收由联合检测器42(图1)生成的物理信道数据并将该物理信道数据提供到第一级310进行处理。中间帧缓冲器322从第一级310接收解映射的物理信道数据并将解映射的物理信道数据提供到第二级312。传输信道缓冲器304从第二级312接收编码后的传输信道数据并将该编码后的传输信道数据提供到第三级314。输出缓冲器324从第三级314接收解码后的传输信道比特并将该解码后的传输信道比特提供到DSP 24。帧缓冲器320、中间帧缓冲器322、传输信道缓冲器304和输出缓冲器324的每一个都是独立的、单独可寻址的存储器。在一些实施方式中，可以用一个更大的存储器或其他结构的缓冲器来取代这4个缓冲器。
如图3中还示出的，第一级310、第二级312和第三级314分别从DSP 24接收参数和控制信号。参数指定了在各级中如何处理数据并且控制信号控制该处理。例如，来自DSP 24的控制信号可以通知比特速率处理器40帧缓冲器320已经填充数据并且可以开始数据的那些处理。第一级和第三级还向DSP 24提供状态信号，例如用来指示处理任务已经结束。
在图4的流程图中例示出与比特速率处理有关的操作。方框350指示由数字信号处理器中的软件执行的操作，而方框352指示由协处理器22中的比特速率处理器40执行的操作。DSP 24执行速率匹配参数计算和控制信道的解码并且还将物理信道数据提供到比特速率处理器40。在比特速率处理器40中，由第一级310执行物理信道解映射步骤354和子帧解分段步骤355。由第二级312执行第二次解交织或CCTrCH解交织(deinterleaving)步骤356、物理信道解分段步骤357、软判决解扰步骤358、传输信道解复用步骤360、解速率匹配步骤362、无线电帧级联步骤364和传输信道解交织/解均衡步骤366。由第三级314执行信道解码步骤370、码块级联步骤372和CRC校验步骤374。因此，第二级312和第三级314各执行多于一个的比特速率处理操作。如图所示，在传输信道解复用步骤360中，数据被分成多个传输信道。
图5示出了比特速率处理器40的实施。如图所示，第一级310包括物理信道解映射引擎400。第二级312包括第二解交织器410、解扰器412、解速率匹配引擎414以及第一解交织器416。第三级314包括缩放电路420、turbo解码器422、维特比(viterbi)解码器424、复用器426以及CRC校验器428。第三级314可执行turbo解码、维特比解码或不解码。参数和控制信号经由ECP总线30和从ECPI接口(ECPI slave interface)34提供到比特速率处理器40。
在图5的实施方式中，比特速率处理器的第一级310包括解映射引擎400。解映射引擎400从帧缓冲器320读取物理信道数据并将解映射后的物理信道数据写入中间帧缓冲器322。专用帧缓冲器320(不用于存储其他数据)减少了设置在DSP 24上的约束。通过在解映射引擎400之后立即设置中间帧缓冲器322，帧缓冲器320能够在比特速率处理操作中很早地被清空。利用“帧缓冲器清空”中断，DSP 24能够使帧缓冲器的加载与前一帧的比特速率处理重叠。这使得DSP 24在管理系统总线带宽和帧吞吐量方面具有灵活性。帧缓冲器320被分成用于存储两个子帧的区域。每个子帧的基础地址都与帧内容无关。通过使用并发的多个解映射引擎，子帧能够同时被解映射，并且子帧级联任务能够被吞并而没有任何损失。
比特速率处理器的第二级312执行接收机链中的几个操作。通过在任务之间使用流接口而不是针对每个任务使用专用存储器，节省了大量的存储空间。TDSCDMA标准以输出数据速率的6.6倍的方式指定解速率匹配的输入处的传输时间间隔(TTI)存储器的尺寸。这使得能够将TTI存储器设置在解速率匹配引擎的输入处。通过在第二级312对解速率匹配引擎414进行定位，节省了50％以上的存储空间。通过将传输信道解交织器设置在传输信道缓冲器304的输入处并且使用带有字节选择的更宽的传输信道缓冲存储器，相比于在输出处的地址查询功能，简化了传输信道解交织器的实施。
比特速率处理器的第三级314包括执行比特速率处理器中计算量最复杂的任务的解码器。通过在第三级中将该任务隔离，DSP 24在在解码器之前旁路该任务方面具有灵活性。通过将传输信道缓冲器304置于DSP24的控制之下，DSP 24能够控制解码信道及这些解码信道的序列，或者如果针对特定帧不需要信道解码时DSP 24能够决定根本不激活解码。
通过使用带有两个存储库的输出缓冲器324，比特速率处理器能够保持输出数据的两帧的结果。因此DSP有10ms多的时间来读取输出。这帮助DSP 24更有效地管理系统总线带宽。
图3所示的比特速率处理器的结构有助于使用级触发和向DSP 24提供灵活性的其他的专用模式。比特速率处理器的每一级都有相应的触发寄存器。使用触发寄存器的优点包括使DSP 24能够在比特速率处理器各级间进行调度控制、围绕级触发创建暂停功能以暂时停止比特速率处理器并读取存储器的内容用来进行调试、以及当不需要解码时旁路第三级的能力。既然解码器是计算量最密集的，可能存在DSP可以执行与第一级310及第二级312相关的任务和仅使用第三级314的应用。DSP加载传输信道缓冲器304来实现该操作。当某些专用应用需求使得较早的级不相关时或者当DSP 24决定针对一个或多个较早的任务使用不同的算法时，将出现这种情况。
帧缓冲器
在图6的示意图中示例了从联合检测操作到比特速率处理器40的输入。子帧450和452各具有带有下行链路数据的时隙454、456和458。每个子帧的另外的时隙(additional slot)可以用于上行链路数据或可以不使用。在一个实施方式中，每个子帧可以包括多达5个下行链路时隙。联合检测器42基于时隙处理接收的数据。在图6中，JD块460表示所有的联合检测操作，包括信道估计、联合检测器42执行的处理以及DSP 24执行的联合检测后处理。联合检测操作的结果是软判决形式的针对所选择的用户设备(UE)的一组物理信道数据。在一个实施方式中，每个软判决是一个字节。针对每个子帧的每个时隙完成JD操作，并且当JD操作完成时，每个时隙的软判决被写入帧缓冲器320。在当前的实施方式中，只有对应于数据(并且没有控制比特)的软判决被写入帧缓冲器320。包括TFCI(Transport Format Combination Indicator：传输格式组合指示符)、TPC(Transport Power Control：传输功率控制)和SS(Synchronization Shift：同步偏差)的控制信息可以由DSP 24进行去除并根据需要进行处理。
激活码检测(ACD：Active Code Detection)是联合检测的一部分，激活码检测可以确定在潜在的激活码中哪些码是真正激活的。但是，这种方案不是完全可靠，会将非激活的码检测为激活码，并且反之亦然。只有解码后的TFCI能够告知哪些用户设备码是真正存在的。直到第二子帧452的最后的下行链路时隙之后才能够得到TFCI。因此，当基于时隙将软判决传送到比特速率处理器40时，比特速率处理器支持以下情况：(1)比特速率处理器必须丢弃已接收的数据中映射到由ACD确定为激活的但未激活的码的那些数据；(2)当ACD已经不正确地丢弃了用户设备的多个码中的一个码时，比特速率处理器必须对其他数据进行补零；以及(3)当在帧的所有时隙中，所有用户设备数据且仅仅用户设备数据已经传送到比特速率处理器40时，保存基于突发接收的所有数据。
图7示出从DSP 24到帧缓冲器320的输入的格式的示例。时隙470具有的扩频因子为16，并且时隙472的扩频因子为1。在时隙470，多至16个物理信道的数据以关于物理信道号递增的顺序出现。在此示例中每个扩频因子的数据大小固定为88个字节。在时隙470中，第一物理信道具有两个软判决，而第二物理信道有3个软判决。根据需要，对每个物理信道插入空数据以达到88个字节。应了解，实际的操作示例很可能在每个物理信道中有更多的软判决。时隙472具有单一的扩频码且数据大小为1408个字节。可以插入空数据以达到1408个字节。
比特速率处理器的当前实施方式支持多至5个时隙和多至66个物理信道。比特速率处理器还支持跨时隙间的物理信道的任意分配。
图7A示意性地示出了帧缓冲器320的结构的示例。分配有块480、482等，其中每个块的大小为88个字节用来保持88个软判决。因此，在帧缓冲器320中新的物理信道起始于88个字节的边界。在图7A的示例中，帧缓冲器320支持多至66个物理信道。当相应的物理信道包含少于88个字节时，区域484生成一些空数据。
物理信道解映射引擎
针对无线电帧中的每个编码复合传输信道(CCTrCH)执行物理信道解映射。在一个实施方式中，在每个10ms的无线电帧中可以有多至4个编码复合传输信道。物理信道解映射引擎读取已经从联合检测后处理模块发送到帧缓冲器320的软判决。解映射后的软判决被输出到中间帧缓冲器322。
图8示意性地例示出物理信道解映射操作。物理信道解映射的准则是物理信道包含一个且仅包含一个编码复合传输信道。以向前的顺序填充奇数物理信道490，以相反的顺序填充偶数物理信道492。在一个实施方式中，物理信道解映射去除无用的数据(在对TFCI解码后被确定为不指向用户设备的物理信道)并且对被联合检测器丢弃但又属于用户设备的物理信道进行补零。图8中示出的数量Utp表示时隙t和物理信道p中软判决的个数(不包括控制比特)。Utp可能值的个数取决于使用的时隙格式。在TDSCDMA协议中，可以使用扩频因子1和16。对于扩频因子16，Utp的最大值为88，而对于扩频因子1，Utp的最大值为1408(88×16)。
物理信道解映射的参数包括：(1)对于每个时隙和每个信道化码，输入软判决的起始地址；(2)对于每个编码复合传输信道和每个时隙，信道化码的个数和信道化码列表；以及(3)对于每个时隙t和物理信道p，Utp的值，软判决的个数。
图9是示出物理信道解映射引擎400的方框图。如图9所示，解映射引擎400包括帧缓冲器描述符存储器500和解映射块502。图10示出了解映射引擎400的状态机图。解映射引擎400有两个主要功能部分。帧缓冲器描述符读状态机510在每个时隙中控制帧缓冲器描述符存储器500的读取并针对每个CCTrCH配置物理信道信息。状态机510穿过所有时隙循环经过每个CCTrCH。由此，软判决被写入在随后的缓冲器位置的中间帧缓冲器322。在对描述符存储器500进行读取的过程中，状态机510还生成每个时隙和每个CCTrCH的尺寸信息，该尺寸信息被传递到第二解交织器410用来生成解交织矩阵信息。
解映射状态机512使用由帧缓冲器描述符读状态机510生成的物理信道信息并执行解映射操作。其循环经过每个物理信道，依据信道号增加或减少帧缓冲器的指针。解映射状态机512对子帧1(在子帧1后接着子帧2)进行解映射，因而也实现子帧的解分段。
中间帧缓冲器
中间帧缓冲器322从解映射引擎400接收解映射后的物理信道数据。中间帧缓冲器322可具有与帧缓冲器320相同的尺寸。如上所述，通过将中间帧缓冲器322放置在解映射引擎400之后，帧缓冲器320能够在比特速率处理操作中很早地被清空。
第二解交织器
图11示出第二解交织器410的方框图。图12示出第二解交织器410的状态机图。根据DSP 24的指示，第二解交织器410被配置成执行基于帧的解交织520和基于时隙的解交织522。在每种情况，第二解交织器410每次对单个CCTrCH进行操作。
对无线电帧中的每个CCTrCH执行基于帧的第二解交织520。在当前的实施方式中，在每个10ms无线电帧中有多至4个CCTrCH。基于帧的解交织器从中间帧缓冲器322读取软判决，并将解交织后的软判决输入物理信道级联。如TDSCDMA规范中所阐明的，解交织的规则通常涉及将输入比特序列写入矩阵，对矩阵执行列内置换，并且在置换后从矩阵读出比特序列。
每个时隙对无线电帧中的每个CCTrCH执行基于时隙的解交织522。其中该时隙跨过无线电帧的两个子帧。基于时隙的解交织器执行的次数是时隙的最大数量乘以每10ms无线电帧中CCTrCH的最大数量。基于时隙的解交织器从中间帧缓冲器322读取软判决，并将解交织后的软判决输入物理信道级联。基于时隙的解交织器的规则与基于帧的解交织器的规则类似，但是每无线电帧中执行更多次。
解交织器的参数包括：(1)解交织器模式(基于帧或基于时隙)；(2)对于基于时隙的解交织器，在属于CCTrCH n的物理信道的时隙t中软判决的个数；(3)对于基于帧的解交织器，在当前无线电帧中属于CCTrCHn的软判决的个数；以及(4)CCTrCH n的解映射缓冲器的起始地址。
第二解交织器410具有两个主要计算块和一个状态机以控制解交织器逻辑。时隙尺寸和帧尺寸生成逻辑包括简单的加法器逻辑以利用来自解映射引擎400的时隙尺寸信息生成帧尺寸信息。来自解映射引擎400的时隙尺寸信息被用于基于时隙解交织。矩阵信息逻辑涉及基于解交织尺寸的行、余数和列偏置信息的生成。
在无线电帧的每个CCTrCH执行物理信道级联。在编码链中，物理信道分段针对基于时隙的第二交织器，将输入比特序列分离成多个时隙。相反的处理，即物理信道级联，简单地由以下构成：写入基于时隙的解交织后的数据进行写入，从而时隙以关于时隙号递增顺序连续呈现。在实际中，基于时隙的解交织器可以对每个时隙进行处理，从第一个时隙开始，接着是第二个时隙等，并顺序地写每个时隙的输出。该处理实现了物理信道级联。
解扰器
图13示出了解扰器412的方框图。对无线电帧中的每个CCTrCH，执行解扰器412中的比特解扰。对比特j进行加扰的处理包括将比特j与等于1或0的多项式元素p[j]执行异或。如果p[j]为0则比特不变，如果p[j]为1则比特取反。对软判决施加比特解扰处理。软判决解扰器是具有反馈环的16比特的多项式实施。如图13所示，解扰器412可以实施为16阶线性反馈移位寄存器530。第一级532输出的0度系数被应用于用来确定软判决是否要取反的数据选择器534。取反为二进制补码取反。在每帧的新的CCTrCH的开始处将寄存器重置为0x0001。对于特定长度的所有CCTrCH，多项式的内容相同。
CCTrCH解复用
对无线电帧的每个CCTrCH执行CCTrCH解复用。对于给定的CCTrCH，在无线电帧的第二解交织器之后，V1连续数据属于第一传输信道，V2连续数据属于第二传输信道等。实际上，CCTrCH解复用是解扰器412和解速率匹配引擎414之间的常规做法。解复用本身是隐含的。
解速率匹配
发射机处的速率匹配涉及比特打孔或比特重复从而使得速率匹配之后的比特速率与信道容量精确地匹配。在下行链路接收机处执行逆速率匹配，从而使得解速率匹配后的比特速率与输入信道解码器的输入速率匹配。逆速率匹配包括以下操作：(1)在打孔的比特位置插入0；以及(2)重复比特的最大似然合并。速率匹配的执行涉及两个步骤。第一是速率匹配参数的计算。在对TFCI进行解码之后对速率匹配参数进行计算。TFCI包括有关传输信道数量和在该无线电帧期间激活的每个传输信道的数据速率的信息。传输信道参数用于计算速率匹配参数。第二步是实施速率匹配算法。在确定速率匹配参数之后速率匹配算法相当简单。解速率匹配是以逐帧为基础来执行的。如果传输信道跨过多个无线电帧，则传输信道中属于每帧的部分可以具有不同的速率匹配参数。
如图14至19所示，解速率匹配引擎414包括对描述符存储器540(图14)进行读取和对解速率匹配引擎进行配置的解速率描述符管理器逻辑。图15示出描述符管理器逻辑的状态机图。状态机544控制描述符存储器540的操作。解速率匹配引擎414还包括在3个解速率匹配引擎(图17)中进行选择的选择逻辑550(图16)，该三个解速率匹配引擎包括：(1)针对带有打孔的turbo编码数据中没有速率匹配和系统化的比特的旁路560；(2)用于带有重复或打孔的传输信道的引擎562；以及(3)在带有打孔的turbo编码数据的情况下，仅用于第二奇偶流的引擎564。输入FIFO 542(图14)控制来自第二解交织器/解扰器的数据流。传输信道缓冲器接口570(图18)收集来自解速率匹配引擎的字节并且一次将多至8个字节同时写入传输信道缓冲器304。传输信道缓冲器接口570还执行传输信道解交织。在本实施方式中，帧缩放因子估计块580(图19)对所有软判决的幅度和每个传输信道的软判决的总数进行求和，并将该信息传递到后端处理器302的缩放块。该信息对于完整的传输时间间隔的缩放因子估计是必须的。
传输信道解交织器
传输信道解交织是通过列内置换来进行块解交织。第一解交织器416或传输信道解交织器的操作涉及将数据值按行方式写入矩阵，利用预定的置换模式对矩阵的列进行重新排序，然后从第一列开始，逐列读取数据值。
传输信道缓冲器
传输信道缓冲器304用于对所有激活的传输信道的软判决保持可达传输时间间隔(TTI)。因为最大TTI持续时间为80ms，所以在某些情况下传输信道缓冲器304可以保持多至8帧的软判决。在一个实施方式中，传输信道缓冲器304的存储器结构在DSP 24的控制下。在其他实施方式中，传输信道缓冲器304的结构可以由硬件来实施。
图20A示出复用在一个CCTrCH中的多个传输信道的对齐。复用在一个CCTrCH中的多个传输信道具有相同的帧定时。如图20A所示，传输信道600具有10ms的TTI，传输信道602具有20ms的TTI，传输信道604具有40ms的TTI，而传输信道608具有80ms的TTI。传输信道600、602、604和608同时开始传输。
在多个CCTrCH的情况下，帧开始定时可以对齐或者可以未对齐。图20B示出了CCTrCH 620和CCTrCH 622的开始定时相差20ms的两个CCTrCH的示例。图20C示出了CCTrCH 630和CCTrCH 632的开始定时相同的两个CCTrCH的示例。
对具有两个不同帧定时的一组CCTrCH的传输信道缓冲存储器的结构(organization)可以被看作为从缓冲器的两端开始前进(顶端和底端)的两个软件堆栈。将所有属于具有第一不同帧定时的CCTrCH的传输信道从一端(顶端)进行组织，以具有最长持续时间TTI的传输信道开始。然后，如图21A和21B所示，顺序保存更小TTI的传输块。例如，将具有80ms的TTI的传输信道首先保存在缓冲器的顶端，第二，保存具有40ms的TTI的传输信道，第三，保存具有20ms的TTI的传输信道，并且最后保存具有10ms的TTI的传输信道。将所有属于具有第二不同帧定时的CCTrCH的传输信道从另一端(底端)进行组织，以具有最长持续时间TTI的传输信道开始。然后朝向缓冲器顶端以向后的方向顺序存储具有更小TTI的传输信道。将所有属于第三固定长度CCTrCH的传输信道放置在传输信道缓冲器的顶端或底端。
在TDSCDMA系统的情况下，所有专用CCTrCH具有公共的帧定时，所有公共CCTrCH具有与专用CCTrCH的帧定时不同的公共的帧定时。因此如图21B所示，可以从传输信道缓冲器的顶端对所有的专用传输信道进行组织，可以从传输信道缓冲器的底端对所有的公共传输信道进行组织。
在WCDMA系统的情况下，有两种可变长度的CCTrCH。如图21A所示，可以从传输信道缓冲器的顶端对第一CCTrCH 634进行组织，而可以从传输信道缓冲器的底端对第二CCTrCH 636进行组织。如图21A所示，第三固定长度CCTrCH 638处于固定的位置。该固定位置可以位于传输信道缓冲器的顶端或底端。
对于TTI的持续时间分配给每个传输信道的传输信道缓冲器是固定的。例如，对于具有80ms的TTI的传输信道，在第一帧期间，分配针对8个帧的缓冲器。分配给该传输信道的缓冲器在8个帧中保持固定。在该TTI完成之后，依据下一个TTI的传输信道尺寸，可以分配新的缓冲器尺寸。
在WCDMA系统的情况下，传输信道的TTI持续时间为静态参数并且保持固定。对于TDSCDMA系统，传输信道的TTI持续时间从一帧至另一帧可以变化。传输信道缓冲器304能够适用于上述两种情况。
参照图20B和21B说明一个示例。可以将图20B中的CCTrCH 620的传输信道4(80ms的TTI)分配到传输信道缓冲器304的顶端处的区域640，可以将CCTrCH 620的传输信道3(40ms的TTI)分配到传输信道缓冲器304的区域642，可以将CCTrCH 620的传输信道2(20ms的TTI)分配到传输信道缓冲器304的区域644，并且可以将CCTrCH 620的传输信道1(10ms的TTI)分配到传输信道缓冲器304的区域646。可以将图20B的CCTrCH 622的传输信道3分配到传输信道缓冲器304的区域650，可以将CCTrCH 622的传输信道2分配到传输信道缓冲器304的区域652，并且可以将CCTrCH 622的传输信道1分配到传输信道缓冲器304的区域656。在该示例中，CCTrCH 622没有TTI20ms的传输信道，并且区域656直接接着区域652。
在上述的示例中，CCTrCH 620被分配为从传输信道缓冲器304的顶端处开始，并且朝传输信道缓冲器304的底端方向前进。第二CCTrCH 622被分配在位于传输信道缓冲器304的底端处或底端附近的第二地址处，并且朝传输信道缓冲器304的顶端方向前进。每个缓冲器分配被配置成保存在TTI中具有最长持续时间的传输信道数据，在TTI中具有最长持续时间的传输信道数据后接着具有逐步更短持续时间的TTI的传输信道数据。
传输信道缓冲器管理器
图22示出后端处理器302的方框图，例外的是输出缓冲器324未示出。传输信道缓冲器管理器700通过读取传输信道描述符存储器702以及对turbo解码器422、维特比编码器424、缩放电路420和CRC校验器428进行编程来控制后端块的结构。传输信道缓冲器管理器700还包括用来计算码块尺寸和码块个数的计算部件。以传输信道号递增的顺序进行传输信道解码。传输信道缓冲器管理器根据图23所示的传输信道缓冲器管理器状态机710进行操作。
缩放电路
比特速率处理器的缩放涉及在信道解码器的输入处将软判决量化成4比特。除了信道解码器以外所有的比特速率处理使用8比特输入和输出数据。缩放算法将软判决进行量化，以使得信道解码器的输入能够用4比特进行表示。缩放算法由第三级314的缩放电路420来实施以及由第二级312的解速率匹配引擎414的缩放因子估计块来实施。
信道解码器是比特速率处理器中计算最密集的部件。因此，期望对信道解码器的比特宽度进行最优化。性能仿真表明，即使在输入处将软判决量化成4比特，维特比解码器和turbo解码器两者均执行良好。
缩放操作包括两个基本步骤。第一个是缩放因子估计。基于信号幅度的概率分布或信号幅度的有效值来对缩放因子进行估计。在一个实施方式中，缩放因子是块的软判决的平均幅度的指标。随着解速率匹配引擎414输出速率匹配的软判决并将它们保存在传输信道缓冲器304，即时确定每个传输信道的缩放因子。第二个操作是软判决的缩放。在本实施方式中缩放涉及从8比特软判决中选择正确的4比特字段。
可以通过各种方式估计缩放因子。属于码块的软判决具有相同的缩放因子。缩放因子估计可具有如下的3级粒度。
1、可以基于码块来对缩放因子进行估计。基于码块中所有软判决的绝对值的平均来对缩放因子进行估计。如果传输信道包括两个码块，则每个码块可以具有其自己的缩放因子。
2、可以基于传输信道来对缩放因子进行估计。基于传输信道中软判决的绝对值的平均来对缩放因子进行估计。如果传输信道只包括一个码块，则缩放因子与基于码块估计的缩放因子相同。如果传输信道包括多于一个码块，则所有的码块具有相同的缩放因子。
3、可以基于CCTrCH来对缩放因子进行估计。基于属于CCTrCH的软判决的绝对值的平均来对缩放因子进行估计。具有相同TTI持续时间的所有信道具有相同的缩放因子。例如，如果有10个传输信道并且它们都具有10ms的TTI持续时间，则所有的传输信道具有相同的缩放因子。
在图25中示意性地例示出缩放算法。根据通过从比特位置S开始选择4个比特而得到的缩放因子S来对软判决进行缩放。
图24示出了缩放电路420。缩放电路420包括缩放因子估计电路720和软判决缩放电路722。缩放因子估计电路720基于图19示出的电路确定的值确定缩放因子，而软判决缩放电路722将缩放因子应用于提供给解码器的软判决。图19中例示出位于解速率匹配引擎414中的部分缩放因子估计块。在另一个实施方式中，通过DSP 24将缩放因子应用于比特速率处理器。
解码器
如上所述，信道解码器包括turbo解码器422、维特比解码器424和可选的不解码。图26所示的turbo解码器422可以使用常规的turbo解码电路。Turbo结构寄存器可以在turbo解码器422外部并且将参数作为信号提供给turbo解码器。类似地，图27所示的维特比解码器424可以使用常规的维特比解码电路。维特比结构寄存器可以在维特比解码器424外部并且将参数作为信号提供给维特比解码器。在不解码的情况下，解码器422和424被简单地旁路。
CRC校验器
CRC校验器428可以是实施CRC多项式的LFSR(linear feedback shiftregister线性反馈移位寄存器)。输入流的数据成分被移入LFSR以生成期望的CRC，在输入流的数据成分之后接着CRC长度大小的0。将实际的CRC与期望的CRC进行比较来生成通过/失败信息。
输出缓冲器
图28和29中示出的输出缓冲器管理器对输出缓冲器324进行控制、读和写。图28示出输出缓冲器写逻辑740，而图29示出输出缓冲器读逻辑742。输出缓冲器324包括两个存储器库以保存两帧的解码数据加上CRC状态。内部库选择逻辑在读缓冲器和写缓冲器两者之间往复转换。输出缓冲器324能够由DSP直接读取或者经由协处理器DMA进行读取。
已经说明了本发明的至少一个实施方式的几个方面，应了解，对于本领域的技术人员来说很容易对其进行改变、变型和改进。这种进行改变、变型和改进旨在成为本公开的一部分，并且旨在落入本发明的精神和范围之内。
因此，前面的描述和附图仅仅是示例而已。

Claims (24)

1、一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括：
帧缓冲器，所述帧缓冲器被配置成保持物理信道数据的帧，所述帧缓冲器具有第一部分和第二部分，其中每个部分用于保持物理信道数据的子帧，所述帧缓冲器被配置成接收由联合检测操作产生的物理信道数据；以及
处理电路，所述处理电路用于处理物理信道数据的所述帧并且响应于所述处理提供解码后的传输信道比特。
2、根据权利要求1所述的比特速率处理器，其中，为每个物理信道和信道化码组合，在所述帧缓冲器中分配有固定量的空间。
3、根据权利要求1所述的比特速率处理器，其中，所述处理电路处理该物理信道数据以响应与所述物理信道数据有关的控制参数。
4、根据权利要求3所述的比特速率处理器，其中，在物理信道数据的帧被写入所述帧缓冲器之后，所述处理电路被触发以处理所述物理信道数据。
5、根据权利要求3所述的比特速率处理器，其中，所述物理信道数据和所述控制参数由控制处理器提供。
6、根据权利要求3所述的比特速率处理器，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中所述处理电路将被写入所述帧缓冲器但却不对应于任何所述被标识的激活码的物理信道数据丢弃。
7、根据权利要求3所述的比特速率处理器，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中所述处理电路添加的数据对应于被标识的激活码，其中针对所述被标识的激活码的物理信道数据没有被写入所述帧缓冲器。
8、根据权利要求3所述的比特速率处理器，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中所述处理电路验证写入所述帧缓冲器的所述物理信道数据对应于被标识的激活码。
9、根据权利要求3所述的比特速率处理器，其中，所述处理电路被配置成响应于所述控制参数，对写入所述帧缓冲器的物理信道数据进行评估。
10、根据权利要求3所述的比特速率处理器，其中，所述控制参数以与所述帧缓冲器分离的方式保存。
11、根据权利要求1所述的比特速率处理器，其中，物理信道数据以突发的方式写入帧缓冲器，其中每个突发对应于所述帧的时隙。
12、根据权利要求11所述的比特速率处理器，其中，写入所述帧缓冲器的所述物理信道数据具有跨过所述帧的时隙的任意分布。
13、根据权利要求1所述的比特速率处理器，其中，所述物理信道数据包括由联合检测器生成的软判决。
14、一种用于对无线系统中的物理信道数据进行比特速率处理的方法，所述方法包括如下步骤：
提供帧缓冲器，所述帧缓冲器被配置为保持物理信道数据的帧，所述帧缓冲器具有第一部分和第二部分，其中每个部分用来保持物理信道数据的子帧；
将物理信道数据写入所述帧缓冲器；
接收对应于所述物理信道数据的控制参数；以及
根据所述控制参数处理来自所述帧缓冲器的所述被保存的物理信道数据。
15、根据权利要求14所述的方法，其中，提供帧缓冲器包括：为每个物理信道和信道化码组合，在所述帧缓冲器中分配固定量的空间。
16、根据权利要求14所述的方法，其中，所述处理被保存的物理信道数据的步骤是在物理信道数据的帧被写入所述帧缓冲器之后被触发。
17、根据权利要求14所述的方法，其中，控制处理器向所述帧缓冲器提供物理信道数据。
18、根据权利要求14所述的方法，其中，联合检测器向所述帧缓冲器提供物理信道数据。
19、根据权利要求14所述的方法，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中处理被保存的物理信道数据的步骤包括丢弃不对应于被标识的激活码中的任何激活码的物理信道数据。
20、根据权利要求14所述的方法，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中处理被保存的物理信道数据的步骤包括添加与被标识的激活码对应的数据，其中，针对所述标识的激活码的所述物理信道数据没有被写入所述帧缓冲器。
21、根据权利要求14所述的方法，其中，所述控制参数标识所述物理信道数据中的激活码，并且其中处理被保存的物理信道数据包括验证写入所述帧缓冲器的所述物理信道数据对应于被标识的激活码。
22、根据权利要求14所述的方法，其中，所述将所述物理信道数据写入所述帧缓冲器包括以突发的方式写物理信道数据，其中每个突发对应于所述帧的时隙。
23、根据权利要求14所述的方法，其中，所述控制参数以与所述帧缓冲器分离的方式保持。
24、根据权利要求14所述的方法，其中，提供帧缓冲器包括：将所述帧缓冲器配置成与跨过所述子帧的物理信道的任意分布相兼容。
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