CN101373490B - 具有注解的设计库以确保良率意识的设计流程 - Google Patents

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Abstract

本发明涉及一种用以设计与实现集成电路的方法，该方法包括提供一模型化参数集，用以设计一集成电路；分割该模型化参数集为时依性数据与非时依性数据；储存实体上所有非时依性数据于一设计组件库；以及储存制造相关所有时依性数据于一可制造性设计(DFM)数据套件，其中该DFM数据套件位于该设计组件库之外。

Description

具有注解的设计库以确保良率意识的设计流程
技术领域
本发明涉及一种集成电路制造流程，尤其是与可制造性设计(design for manufacturing，DFM)系统有关，更特别的是与集成电路设计与制造的良率评估有关。
背景技术
可制造性设计是一种在产品设计流程中强调制造课题的开发方式。成功的DFM结果可以从早期设计阶段就可降低制造成本而不会牺牲产品品质。
现在有越来越多的DFM意识设计。在设计阶段，中介设计一般都会离线以执行DFM检查来确保设计符合DFM，并且在找到问题时修正设计。在实现全芯片制作的过程中，重新设计的情形也需要执行与重复额外的设计签结(sign-off)分析。举例来说，这些步骤浪费时间和资源在执行重复的集成电路的实体分析，像是重新特性化智能财产(IP)/细胞元(cell)等。
如果设计者可以评估设计制造考虑，举例来说，决定设计的良率(yield)，在早期设计开发阶段决定是否采用的设计等，将有助于提升成本效率。然而，如果真的有良率评估工具在一DFM平台，它们只能分析一个时点的良率，而设计组件库不可能定期地修改不同时点的不同良率，更不用提实际上无意揭露良率数值。
另一个问题是，开发一个芯片一般要好几季或更久的时间，而不同部分的芯片会在不同的时间开发。因此，要评估设计，举例来说，评估其良率是困难的。这是因为制造流程是持续进步中，所以某些特定的因素，举例来说，良率、微影配方(lithography recipe)、以及应力，都会随着时间改变，所以，设计一开始可能是在90nm制程技术的不成熟阶段开始，但是当设计完成的时候，由于制造流程不断的进步，设计可能处于技术的成熟阶段。制造技术也可能从90nm变成65nm。在这段期间内，良率也随着时间改变，很有可能是有进步，而不同时期所作的评估，是与同一时点有关，无法加以比较，因此也不具价值，由于现有平台并没有考虑到制程与时间相依的特性，即使某一设计者希望在多个可能的设计，举例来说，一个高效能设计与一个高良率设计之间做取舍，使用者仍然没有方法可以准确地在早期设计阶段评估设计的可能结果。因此，我们需要新的设计与新的DFM平台来解决上述讨论到的问题。
发明内容
根据本发明的一个型态，本发明提供一种设计系统，包括实质上仅包含非时依性数据(time-independent data)的设计组件库；实质上仅包含时依性数据(time-dependent data)的可制造性设计(DFM)数据套件(data kit)；以及用以读取非时依性数据与时依性数据的工具。
根据本发明的另一个型态，一种设计系统包括实体上仅包含非时依性数据的设计组件库，用以设计集成电路；实质上制造相关时依性数据的DFM数据套件，用以设计与实现该集成电路；用以加密该时依性数据的加密工具；用以解密该时依性数据的解密工具；以及用以读取该非时依性数据的电子设计自动化(EDA)工具，并使用该解密工具以解密该时依性数据。
根据本发明的又另一个型态，一种设计系统包含实质上仅包含非时依性数据之设计组件库，用以设计与实现集成电路，其中该非时依性数据包含集成电路的关键区域(critical area)；实质上仅包含时依性数据之DFM数据套件，用以设计与实现该集成电路，其中该时依性数据包含缺陷密度(defect density)；位于该DFM数据套件内用以加密该时依性数据之加密工具；用以解密该时依性数据之解密工具；以及电子设计自动化(EDA)工具，用以读取该关键区域，使用该解密工具以读取该缺陷密度，以及使用该关键区域与该缺陷密度计算良率。
根据本发明的又另一个型态，一种用以设计与实现集成电路的方法，该方法包含以下的步骤：提供模型化参数集，用以设计集成电路；分割该模型化参数集为时依性数据与非时依性数据；储存实质上所有非时依性数据于设计组件库；以及储存实质上所有时依性数据于DFM数据套件，其中该DFM数据套件位于该设计组件库之外。
根据本发明的又另一个型态，一种用以设计与制造集成电路的方法，该方法包含以下的步骤：提供模型化参数集，用以设计集成电路；分割该模型化参数集为时依性数据与非时依性数据；储存实质上所有非时依性数据于设计组件库；在该非时依性数据被储存的时候，计算该集成电路的关键区域并储存该关键区域；以及储存实质上所有时依性数据于位于该设计组件库之外的DFM数据套件，其中该时依性数据包含缺陷密度。
通过将模型化参数集分割为时依性与非时依性部分，可节省设计工作。所以，专属数据能够完善地被保护。
附图说明
为了更完整地了解本发明，以及其优点，以下将参考实施方式并配合所附的图表加以说明，其中：
图1是本发明的一实施例的方块图。
图2是为一示范的设计组件库档案。以及
图3是一示范的可制造性设计(DFM)数据套件档案。
具体实施方式
以下将详细讨论如何产生和使用现有的优选实施例。然而，应可了解的是，本发明提供许多可应用的创新概念，可通过各种特定内容具体实施。在此所讨论的特定实施例，只是用来说明产生与使用本发明的特定方法，不是用来限制本发明的范畴。
设计者与制造商之间的互动与沟通，可借着使用可制造性设计(或称为DFM)达到更准确、更快、以及更有效率的设计。在一个范例中，各种制造数据会被公式化、量化、并加以整合，以加强设计者与制造商之间的协同合作，降低设计时间与设计成本，以及提升制造良率与生产效能。DFM可在不同的设计阶段配合设计工具厂商而实现。制造厂商可以是半导体晶圆厂，设计者可以是集成电路设计公司，设计工具厂商可以是电子设计自动化(EDA)工具厂商。在一些范例中，单一公司可担任两个、或甚至所有三个角色。
制造集成电路的结果与一组模型化参数有关，其中包括许多个别的模型化参数(数据)。模型化参数一般可被归类为两个部分，非时依性数据(time independent)与时依性数据(time dependent)。非时依性数据为经过一段时间仍维持相对地相同的数据，举例来说，实体数据(像是集成电路的布局)、电气数据(要施加的电压，以及集成电路内的装置的时序)、或其类似者。这些数据在制造集成电路时不会改变，因此被称为「非时依性」。其它数据，像是制造良率(以下称为良率)和微影配方(lithography recipe)为时依性。举例来说，在新技术开始的时候，制造良率可能会很低，当制程经过修改后，可能会随着时间而改变。可预期的是，在新技术成熟时，良率会提升。同样地，微影配方也会经过修改而随着时间改进。一般来说，制程的变化是动态的，因此与时间相依。
第一图所示为本发明一实施例的方块图，其中模型化参数集会被分为非时依性数据与时依性数据，非时依性数据可储存于一设计组件库中，一般采用“.lib”的格式，或任何其它自定的格式。另一方面，时依性数据是储存在位于设计组件库之外的DFM数据套件(DDK)。在本说明中，DDK也被称为DDK档案，而它也可以是数据库、脚本语言(script)、或其它类似者。在优选实施例中，DDK由加密工具加密。EDA工具有权限可存取，并可分析所有必要的模型化参数，包括储存在设计组件库与DDK档案中的模型化参数。优选地，EDA工具厂商会提供解密工具(decryption tool)，也可能会将解密工具整合在EDA工具中，以便解密DDK档案。
在优选实施例中，所有非时依性数据储存于设计组件库，而所有时依性数据系储存于DDK档案。然而，若有需要，少量的非时依性数据可储存于DDK档案，而少量的时依性数据也可储存于设计组件库。
第二图与第三图所示分别为一集成电路设计的示范设计组件库档案“cell-1.lib”，以及示范的DDK档案。请注意第二图与第三图只是用来解释本发明的概念的范例，本领域技术人员应可使用任何适当的格式来实现本发明的实施例的概念。所讨论的范例显示集成电路的良率(yield)可利用非时依性数据与时依性数据来评估。
集成电路的良率可以用波瓦松(Poisson)良率模型表示成：
Yield＝exp(-CA*D0)    (等式1)
其中CA为集成电路的关键区域(critical area)，而D0为每单位关键区域的缺陷密度(defect density)。关键区域CA可在第二图的设计组件库档案中看到，D0是在第三图中的最右边。在第二图中，设计组件库档案具有通过子程序sub_read_CAA(CA_data)读取关键区域CA的函数。第三图中的子程序import_defective(“variable”，yield)具有汇入缺陷密度D0的函数。汇入缺陷密度D0的工作是通过一关键词的连结，举例来说，关键词“OD_open”连接至DDK档案(第三图)的“OD_open”列来进行，所以，在执行cell-1.lib档案中的子程序yield_calculate( )时，程控可移转至EDA工具，其可存取关键区域CA与缺陷密度D0(参考第一图)，良率计算方式可以采用等式1的简单形式，或者是采用较复杂的形式，涉及关键区域CA与缺陷密度D0以外的参数。
优选地，关键区域CA是在智能财产(IP)平台或一设计数据库在产生cell-1.lib档案时加以定义，计算关键区域CA所需的信息也是从设计组件库档案cell-1.lib取得。所计算的关键区域CA可以回存至设计组件库档案cell-1.lib，或者是一独立的档案。因此，设计组件库档案也称为有注解的(annotated)。另外也可进行其它所需的实体分析，并储存其结果。实体分析只需进行一次，除非设计的相关部分有变动。在DDK档案中的缺陷密度D0可由制造商所提供的测试工具取得。缺陷密度D0也跟何时制造集成电路有关(在说明中称之为制造时间)，并且反映出在某一特定时期在生产线上的实际良率。举例来说，在第二图中，“variable2(2005q1，2005q2，2005q3)”一列系与用来收集时依性数据的制造时期有关。因此EDA工具可以找到指定的制造期间的对应缺陷密度D0。
在优选实施例中，时依性数据会根据所用技术，举例来说，90nm或65nm技术而被储存起来，并提供给EDA工具厂商。对每一个技术来说，都有多个制造期间，比如说季。在每一季结束后，新的时依性数据会被加入DDK。因此，对于每一技术的每一制造期间来说，就会有一个DDK档案。替代地，用于一个技术的所有时依性数据(包括所有制造时期)可储存于一个DDK档案中。设计组件与DDK档案的格式可由EDA工具厂商和制造晶圆厂所决定，也可采用自定的格式。类似地，其它时依性数据，像是与微影、应力、及其类似者相关的数据，也可以适当的格式储存于DDK档案中。
表一所示为DDK档案的示范组态设定，其中Tech-1与Tech-2代表不同的制造技术。
表一
  制造期间   Tech-1   Tech-2
  2005q1   yield1_05q1   yield2_05q1
  2005q3   yield1_05q3   yield2_05q3
  2006q1   yield1_06q1   yield2_06q1
合适的DDK档案可于第一表中使用所指定的技术与所指定的制造期间而取得。举例来说，2005年第一季使用Tech-1技术的时依性数据可以在DDK档案yield1_05q1中找到。EDA工具可存取DDK档案yield1_05q1，找出对应的缺陷密度D0。
缓冲器(buffer)的设计可用来解释本发明的实施例的特点，假设要设计一缓冲器IP，设计者可选择两组设计，一组为高速设计，其中使用最紧的设计规则，而另一组为高良率设计，其中使用较宽松的设计规则。设计可能会从技术的不成熟期一直用到同一技术的成熟期。在执行布局与绕线时，设计者可同时评估高速设计与高良率设计，以决定两种设计的可能良率。设计者接着可能要看是否能够接受高速设计的良率，来对高速设计与高良率设计做取舍。如果可以接受的话，那采用高速设计会比较好。反之，即使高良率设计会用到比较多的芯片面积，采用高良率设计还是比较好。
从前面的章节可以看出，本发明的实施例不仅可以用最新的制程来评估集成电路设计，同时还可利用过去的制程，包括先前的技术世代来评估集成电路设计。因此，如果设计者有需要的话，可以用来决定他们的设计如果使用较早世代的技术来制造，或者是同一技术世代，但是在先前的制造期间中制造，会产生什么样的良率。
应该了解的是，分析非时依性数据所花的时间和资源要明显地比时依性数据要多。所以，针对非时依性数据所做的实体分析只会在产生设计的时候执行一次，而实体分析的结果(举例来说，在.lib档案中)会留待后续评估用。之后，在评估集成电路时只需利用储存的数据加上时依性数据即可。在示范的实施例中，一个IP的关键区域是在储存IP时加以计算与一并储存，除非IP有被修改过，否则就不需要重新计算过。之后，在评估有用该IP的全芯片设计时，就不用重新计算IP的关键区域。有利地，由于不需反复执行耗费成本的非时依性数据分析，因此，重新设计(re-spin)的周期，其中包括将设计离线以进行分析与更动设计，还有整个上市时程，都可大幅改进。
本发明的另一特点是专属信息，比如说良率，会被加密，只有EDA工具厂商可以存取，而EDA工具厂商应该是制造晶圆厂的合作伙伴，也具有不能揭露专属信息的义务。如此一来，专属信息就不会被公开，也不会被制造晶圆厂的竞争对手所得知。
尽管在此已经描述了本发明的一些实施例的细节及一些优点，不过应该了解的是，在不违背权利要求所定义的精神与范畴的情况下，本发明可有各种改变、替代与变更。另外，本发明的范畴并非用来限制在实施例说明中所述的制程、机器、制品，以及物质、装置、方法与步骤的组合。如本领域技术人员从此说明书中可知，现存或未来会开发的制程、机器、制品，以及物质、装置、方法与步骤的组合，只要可以执行实质上相同的功能或达到如同对应的实施例所描述的同一结果，均可根据本发明加以实施。因此，所附的权利要求是用以纳入符合其精神与范畴的制程、机器、制品，以及物质、装置、方法与步骤的组合。

Claims (13)

1.一种用以设计与实现集成电路的设计系统，所述系统包含：
第一装置，提供模型化参数集，用以设计集成电路；
第二装置，分割所述模型化参数集为时依性数据与非时依性数据，其中，时依性数据为随着时间而改变的数据，而非时依性数据为经过一段时间仍维持相对地相同的数据；
第三装置，储存所有非时依性数据于设计组件库；
第四装置，储存所有时依性数据于可制造性设计DFM数据套件，其中所述DFM数据套件位于所述设计组件库之外。
2.根据权利要求1所述的设计系统，进一步包含第五装置，所述第五装置提供工具，用于读取非时依性数据与时依性数据，以便进一步分析与应用，其中所述工具系整合于电子设计自动化工具(EDA)中。
3.根据权利要求1所述的设计系统，进一步包含第五装置，所述第五装置提供工具，用于读取非时依性数据与时依性数据，以便进一步分析与应用，其中所述DFM数据套件被加密，以及其中所述工具进一步包含解密工具，用以解密所述DFM数据套件。
4.根据权利要求1所述的设计系统，其中所述非时依性数据选自于由实体数据、电气数据、以及其组合所组成的群组。
5.根据权利要求1所述的设计系统，其中所述时依性数据选自于由微影配方数据、良率数据、以及其组合所组成的群组。
6.根据权利要求1所述的设计系统，其中所述DFM数据套件包含多个档案，每一个档案包含用于制造期间的所述时依性数据。
7.根据权利要求1所述的设计系统，其中所述DFM数据套件包含多个档案，每一个档案包含用于制造技术的所述时依性数据。
8.根据权利要求1所述的设计系统，其中所述DFM数据套件位于所述设计组件库之外。
9.根据权利要求1所述的设计系统，其中所述时依性数据包含制造期间的过去数据或预测数据。
10.一种用以设计与实现集成电路的方法，所述方法包含：
提供模型化参数集，用以设计集成电路；
分割所述模型化参数集为时依性数据与非时依性数据，其中，时依性数据为随着时间而改变的数据，而非时依性数据为经过一段时间仍维持相对地相同的数据；
储存所有非时依性数据于设计组件库；以及
储存所有时依性数据于可制造性设计DFM数据套件，其中所述DFM数据套件位于所述设计组件库之外。
11.根据权利要求10所述的方法，进一步包含提供工具，用以评估所述时依性数据与所述非时依性数据。
12.根据权利要求10所述的方法，进一步包含加密位于所述DFM数据套件中的所述时依性数据。
13.根据权利要求10所述的方法，进一步包含定期将新的非时依性数据加入所述DFM数据套件中。
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