CN1013163B - 一种串行同步通信的同步和差错控制的方法和装置 - Google Patents

Abstract

多路远程串行同步通信同步和差错控制方法和装置，其特征在于对接收的码元序列的n(n＞1)次采样及内容检错判决；产生重复频率为信号传输速率n倍的定时信号(脉冲序列)；将上述脉冲序列组成n个采样脉冲序列；n个采样脉冲序列在相位上依次相差τ/n(τ为接收码元宽度)；接收码元被n个采样序列形成n个码序列并装入各自码序列存储区，对n个码序列的群同步码组织识别；对n个码序列的抗干扰编码检错，采用反循环码及二重编码方法。

Description

本发明属于数据通信及计算机技术领域。

数据通信中，同步和差错控制是十分重要的。对于同步来说，目前的数据通信技术通常采用外同步法或内同步法。在内同步法中（见附图1所示，本申请文件附图中各部分代号详见各附图代号说明），对信息码元的过渡点m₁取出相应脉冲，作为调节收端定时相位的基准，而调节是由数字锁相环（见图2中的虚线框部分）或模拟锁相环实现。采样判决通常是在码元的中部m₂点，用以决定该码元值。P.R.Wiley在U.S.P.4，012，598中介绍了一种同步技术，产生二进制序列脉冲对接收信号做多次采样，测定输入信号与本地时钟的相位关系，调整采样时刻（位置），输出一个与本地时钟同步的接收码序列。

对于差错控制来说，通常是采取抗干扰编码技术，使传输的序列中各码元间（包括信息码和监督码）具有某种相关性，即它们之间的关系符合某种规律，接收端按此规律对收到的码序列进行检错。循环码由于其严密的数学结构被广泛地应用于差错控制。然而由于循环码集合中的一个元素移位后可得出该集合中的另一元素，这种相似性也容易造成误码。

目前的数据通信，上述的同步和差错控制是各自独立的，本发明与其相反，将两者有机地结合起来，综合处理，本发明对接收码序列做n（n＞1）次采样内容检错判决并采用反循环码及二重编码来统一解决同步和差错控制问题。本发明的特征在于对接收的 码元序列的n（n＞1）次采样及内容检错判决：

1）产生重复频率为信号传输速率n倍的定时信号（脉冲序列）；

2）将上述脉冲序列组成n个采样脉冲序列；

3）n个采样脉冲序列在相位上依次相差τ/n（τ为接收码无宽度）；

4）接收码元被n个采样序列形成n个码序列并装入各自的码序列存储区；

5）对n个码序列的群同步码组识别；

6）对n个码序列的抗干扰编码检错，采用反循环码及二重编码方法。

上述方法也适用于多路（即N路，N＞1）时分码元    n（n＞1）次采样及内容检错。接收码元被n个采样序列形成：

1    n+1，2n+1，……

2    n+2，2n+2，……

n    n+n，2n+n，……;

n个码序列，并装入各自的码序列存储区。

前面所述的反循环码及二重编码方法是将循环码的监督位取反处理，得到一种码字的码距与原循环码相同，但不具循环码的编码;将信息经过一次编码后所形成的信息位和一重编码监督位作为二重编码的信息位进行第二次编码的方法。

本发明的方法配合附图描述如下：

1、对接收码元序列的n（n＞1）次采样内容检错判决，参见附 图4-（2），图4-（2）中虚线框9－2代表锁相环电路，该虚线框位置是一般常规数据通信接收系统的同步电路，P.R.Wiley介绍的同步电路也应处于这一位置，在本发明中上述为同步目的所设计的硬件处理电路不存在了。

来自有线或天线通道的数字接收信号进入调制解调器1-3，该信号被解调成信号码序列送至通位接口电路10-3，晶体振汇器6－3为中央处理器CPU    19-2和定时器11-2提供稳定的工作时钟，中央处理器CPU    19-2执行只读存储器ROM20-2中内存的工作程序控制整个接收装置工作，定时器11-2发送重复频率为信号传输速率n倍的定时中断信号（下面的n＝4，信号传输速率300bit/s为例定量说明）的周期为信号码元宽度τ＝1/300S的1/4，即τ/4＝0.83ms，可以算出中断信号的频率F＝1/0.83＝1200Hz，是信号传输速率300bit/s的4倍。

中央处理器CPU    19-2响应定时器11-2的中断信号，执行附图8中所示的中断处理程序即信号采样内容检错判决程序，中央处理器CPU    19-2响应中断进入框图F8-1中断入口，向下执行至框F8-2，中央处理器CPU    19-2内部有一中断次数计数器，每响应一次中断该计数器的计数值加1，为把对信号码序列的4次采样值按：

1    n+1，2n+1，……;

2    n+2，2n+2，……;

┆    ┆

n    n+n，2n+4，……;

所形成的4个码序列分别装入码序列存储区13-1，14-1，15-1，16-1，中央处理器CPU    19-2把上述的中断计数器的计数值除4取余数，确定存储本次采样结果的码序列存储区号，余数0、1、2、3分别对应码序列存储区13-1，14-1，15-1，16-1。程序向下执行至框F8-3，中央处理器CPU    19-2从通信接口电路10-3读取（采样）当前时刻的信号码序列，采样结果送至已经确定的码序列存储区，程序向下执行至判断框F8-4，查找确定的码序列存储区内有无群同步码组标志，群同步码组是数据通信中由特殊字符组成的一个内容分组标志，用以确定一组信息的开始。本装置识别出群同步码组后，随即建立一个群同步码组标志，程序根据此标志的有无而转向不同的分支，若无此标志，程序向执行判断框F8-5，对该码序列储区的内容进行识别是否为群同步码组，若不是群同步码组，程序转向框F8-13中断返回，若是群同步码组则建立该码序列存储区的群同步码组标志后转向框F8-13中断返回。若在判断框F8-4中确认了该码序列的群同步标志，程序转向判断框F8-7，中央处理器CPU    19-2判断码序列存储区中的当前字符是否结束（以位长判断），若位长不足则判定该字符未结束，程序转向框F8-13中断返回。若判定本字结束，程序转向框F8-8。使用本发明中抗干扰编码对该字做内容检错，程序向下执行到判断框F8-9，若检错认定本字错误，程序转向框F8-12，清除该码序列的群同步码组标志，程序转向框F8-13中断返回。若在框F8-10判定本句结束，程序向下执行到框F8-11，建立一数据内容输出标志，把本码序列的数据内容插入输出队列，程序执行至F8-13中断返回。上述这个工作流程在定时器11-2所引起每次中断中进行，只不过是每次所处理的 码序列存储区不同，而处理哪个码序列存储区是根据中断计数器的计数值除4的余数来确定，附图3是n＝4信号传输速率同采样脉冲序列B（定时器11的定时中断信号）的时间关系。图中波形A为接收端解调前的波形。脉冲序列B其重复频率为传输速率的4倍，即码元宽度为τ，则序列B的周期为1/4τ。将序列B每4个脉冲取一个脉冲组成采样脉冲序列，这样就组成4个采样序列为C、D、E、F，这4个采样序列的差别仅在于它们在相位上依次差1/4τ。它们的周期均为τ即与发送端码元宽度相同。按这4个采样脉冲序列采样得到的码元值组成4个码序列，对这4个码序列分别进行群同步识别及抗干扰编码的检错判决，从而取出正确的码序列作为接收数据结果。

2、反循环码及二重编码技术

鉴于循环码的循环性，我们将循环码中监督位逐位进行取反处理，所得到的码字的码距与原循环码相同，即集合中各元素按位差异水平与原循环码相同，但已不具循环性，我们称之为反循环码。又根据计算机的字长为字节（8位）的整数倍的特点，将多余位做另一种编（如“检查和”），这样构成了二重编码，从而加强了检错能力。即

C₁C₂C₃C₄C₅C₆C₇C₈X₁X₂X₃X₄Y₁Y₂Y₃Y₄

C为信息位;X为一重编码监督位;C.X为二重编码信息位;Y为二重编码监督位。

3    多路（即N路，N≥1）时分码元n（n＞1）次采样内容检错判决技术。

本发明中n次采样内容检错判决技术附加上时分技术，可对多路的码序列同时进行采样判决。这使得多路数据通信不是增加各自相应的同步电路，而是转化成为计算机分时处理不同的码序列。

附图5是多路（N≥1）时分码元n（n＞1）次采样内容检错判决硬件原理图。附图9，10是与其配合的软件流程图。附图5中的4个虚线框9-3，9-4，9-5，9-6是常规数据通信中的同步处理电路（本图中以锁相环电路为例）。调制解调器1-4～1-7左侧的横线代表有线或无线通信信道的传输数字接收信号（图中以N＝4，n＝4绘出）。本图所绘装置是附图4-（2）的扩充，码序列存储区13-2，14-2，15-2，16-2是对应调制解调器1-4接收的4个码序列存储区。与此对应，码序列存储区13-5，14-5，15-5，16-5是对应调制解调器1－7接收的4个码序列存储区，在多路通信中各通道的波特率（传输速率）可能是不相同的，定时器11-3定时发出重复频率为配置的各信道中最高传输速率4倍的定时中断信号，由于计算机工作速度的限制，在多路通信中，将采样存储置于中断处理（附图10）程序中进行，将检错数据传输等置于主程序（附图9）中进行。

中央处理器CPU    19-3响应定时器11-3发出的最高传输速率4倍的“Bmax”的定时中断信号，执行框F10-1响应中断，向下执行框F10-2对中断计算器的计数值除4取余数，这个余数可能是0到3中的任一个数值，当余数是0时，码序列存储区13-2，13-3，13-4，13-5装入本次对调制解调器1-4～1-7的采样结果，中央处理器CPU    19-3在这个框中确定，对本次采样一组码序列存储区，程序向下执行判断框F10-3，根据各信道的波特 率（已知）确定是否采样。例如，配置中最高传输速率为300bit/s，则中断信号（Bmax）的频率为4×300＝1200Hz，对于传输速率为150bit/s的信道，就每二次中断进行一次采样。程序执行框10-4，从多路通信接口17-1读取（采样）各信道的信号码序列，分别存入其已确定对应的码序列存储区，以下查找，建立群同步码组标志过程与发明内容1中的所述过程相仿，不再叙述。主程序根据计数器的计数值对上述的16个码序列存储区中的第一个进行群同步码组标志查找（框F9-3），当前字结束否（框F9-4），编码检错（框F9-5）等工作，当程序执行至框F9-10，序列计数器值是否等于16，若不等则码序列计数器加1，程序开始对下一个码序列存储区进行上述工作直至循环至该计数值等于16，即对16个码序列存储区全部检错完成后，执行框F9-12和框F9-13的内容，判断是否有数据内容通过RS-232通信接口向其他数据设备发送接收内容，主程序向上返回至框F9-2，对上述工作内容进行循环。

采用本发明技术，可省掉目前数据通信设备中复杂的同步提取电路，使设备结构紧凑，降低成本，这在多路数据通信中更能突出地表现出以上优点，可以用一台设备实现过去多台设备才能完成的多路远程通信的功能。

本发明由于采用n次采样检错判决，正确判断码元值的几率增大，降低了一次采样技术（包括模拟，数字锁相环法及P.R.Wiley发明的相位调整方法）在采样时刻突发性干扰造成误码而造成通信失败的可能性。在实际的系统中，信道的噪声是很大的，尤 其是远距离，低质量信道（例如军用野战的，有、无通信信道更是如此）。前述的突发性干扰即混在0.1码元中的干扰脉冲，它的宽度窄于码元宽度，它的存在使得1码（高电平）出现残缺，0码（低电平）出现上跳电平，这对于锁相法和P.R.Wiley的相位调整法都是困难的，它们都是对码元脉冲处理后形成一列脉冲，而干扰恰好出现在采样点，那样就造成了同步失败。而本发明的多次采样内容检错判决是形成了n条码序列，它们之间的τ/n的相位对接收序列采样，它们分别是对接收码元在不同时间位置（在一个码元时间内）的结果，这样既便发生窄脉冲干扰，也存在恰好有n列正确采样的可能性。本发明较之常规的同步技术至少是增加了n-1次的判决机会，本发明的同步忽略了通常数据通信中直接的严格的同步跟踪，以数据内容为同步（群同步码组）是一种“软同步”，可以认为收到了正确的数据结果，那么一定是获得了正确的码元同步。

目前通常使用的同步通信装置如附图4-（1）所示。（见各附图代号说明）

实现本发明的装置如附图4-（2）所示。图中虚线框中锁相环电路9在本发明中已省略。图4-（2）中定时器11－2发送频率为传输速率n倍（这里n＝4）的中断脉冲，微处理机19-2按此频率从通信口电路10-3采样数据，等间距地分成4个序列，分别存储于序列1存储区13、序列2存储区14、……、序列4存储区16（序列存储区只是随机存储器（RAM）21中的地址的划分）。每个序列存储区存储的都是按实际传输速率采样的结果，所不同的是它们分别是按不同相位对接收信号的采样。相邻的序列在相位上差1/4τ。这样，这4个序列中至少有一个序列是对应于码元中点（最佳采样 点）或最接近码元中点的采样，再通过群同步码组识别及抗干扰编码的检错判决，得到正确的结果。本装置中采用“反循环码”编码及二重编码，增强了抗干扰编码的检错能力；采用了n次采样内容检错，削弱了对位同步的依赖。这样在波形严重失真，即码元过渡点严重不准时，仍能取得好的接收效果。

本发明中的n次采样技术附加上时分技术可对多路数据通信进行同时处理。本发明的多路通信实用装置见附图5。各调制解调器1-4到1-7分别接于各自的信道，图中多个虚线框是被省略的数字锁相环电路9-3至9-6，中央处理器19-3通过多路通信接口17-1同时对多路（图中为4路）信号进行采样处理，在这里存储区扩充成一个阵列13-2～16-2，13-3～16-3，13-4～16-4，13-5～16-5，每个存储区对应存储相应信道接收的码序列，中央处理器19对阵列中所有的存储区中的数据进行群同步识别及检错判决，从而得到各信道正确的接收结果。

实现本发明的装置如图6所示，通常由调制解调器，通信接口电路，中央处理器CPU，定时器，晶体振荡器，只读存储器，随机存储器，异步通信接口，光电耦合器组成，其特征在于：

1    定时器11-4用来产生重复频率为信号传输速率n倍的定时信号（脉冲序列）;

2    通信接口10-5在中央处理器CPU19-4的控制下将来自调制解调器1-8的二进制接收信号码序列作相位依次相差τ/n的采样;

3    装入n个采样序列所形成的n个码序列的随机存储器RAM 21-2;

4    产生供中央处理器CPU    19-4和定时器11-4使用的高精度时钟的晶体振荡器6-5;

5    中央处理器CPU    19-4在只读存储器ROM    20-3内部程序的支持下，控制装置内各部分的工作时序，完成对码序列的群同步识别，抗干扰编码检错;

6    只读存储器ROM    20-3内部固化有实现以上所述方法的工作程序;

7    调制解调器1-8将信道上的调制信号解调为二进制信号码序列;

8    RS-232异步通信接口12-1将本装置的正确接收内容输出至其它计算机或数字设备。

9    光电耦合器18-1用于本装置内的模拟与数字部分的隔离。

本发明的实施例1单路（即N＝1）时的串行同步通信的同步和差错控制装置。见附图6。图中19-4为中央处理器，6-5为晶体振荡电路，11-4为定时器，20-3为只读存储器ROM，21-2为随机存储器RAM，12-1为RS-232接口，1-8为调制解调器，18-1为光电耦合器，10-5为通信接口。其中光电耦合器18-1将数字电路与模拟信号电路进行隔离，解决无线数据传输时电台与计算机之间相互干扰问题。ROM20-3中存储工作程序及编码规则。RAM    21-2为码序列存储器，RS-232接口是本装置与其它数据终端设备进行数据交换的通信接口。图8是本实施例的采样检错 处理程序。本装置工作时，由定时器11-4定时发出中断信号，该信号即为图3中的B脉冲序列，它引起中央处理器19-4中断。中央处理器19-4响应该中断后，即按图8的流程执行程序。

实施例2见图7，本例为多路（在此为4路）数据通信实施方案，图9、图10为其软件框图。在多路通信中各信道的波特率（传输速率）可能是不相同的，本装置是在软件中进行处理。本例中的定时器11-5定时发出重复频率为配置的各信道中最高传输速率4倍的B脉冲系列（Bmax），作为中断源。在中央处理器19-5每次响应中断确定出码序列存储区号码后，即根据这个码序列存储区所对应的波特率（已知）确定是否采样。假如，配置中的最高传输速率为300波特，则中断信号（Bmax）的频率为4×300＝1200Hz，对于传输速率为150波特的信道来说，就每两次中断进行一次采样。本实施例中数据采样在中断程序（图10）中完成，检错判决在主程序（图9）中实现。

各附图中代号的说明：

1为调制解调器，2过零检测电路，3单稳态电路，4÷2分频电路，5或与门电路，6晶体振荡器，7与门电路，8÷64分频电路，9锁相环电路，10通信接口电路，11定时器，12RS-232异步通信接口，13序列1存储器，14序列2存储器，15序列3存储器，16序列4存储器，17多路通信接口电路，18光电耦合器，19中央处理器CPU，20只读存储器ROM，21随机存储器RAM。

Claims (5)

1、一种串行同步通信的同步和差错控制方法，其步骤包括：产生二进制序列脉冲并对接收的脉冲采样，其特征在于对接收的码元序列的n(n＞1)次采样及内容检错判决的步骤包括：

(1)产生重复频率为信号传输速率n倍的定时信号(脉冲序列)；

(2)将上述脉冲序列组成n个采样脉冲序列；

(3)使n个采样脉冲序列在相位上依次相差τ/n(τ为接收码元宽度)；

(4)接收码元被n个采样序列形成n个码序列并装入各自的码序列存储区；

(5)对n个码序列的群同步码组识别；

(6)对n个码序列的抗干扰编码检错，采用反循环码及二重编码方法。

2、根据权利要求1所述的方法，其特征在于上述接收码元被n个采样序列形成：

1  n+1，2n+1，……;

2  n+2，2n+2，……;

┆  ┆

n  n+n，2n+n，……

n个码序列，并装入各自的码序列存储区。

3、根据权利要求1所述的方法，其特征在于所述的反循环码及二重编码方法是将循环码的监督位取反处理，得到一种码字的码距与原循环码相同，但不具有循环码的编码，将信息经过一次编码后所形成的信息位和一重编码监督位作为二重编码的信息位进行第二次编码的方法。

4、一种串行同步通信的同步和差错控制装置，它包括将信道上的调制信号解调为二进制信号的调制解调器、通信接口电路、中央处理器CPU、定时器、高精度时钟晶体振荡器、只读存储器、随机存储器、异步通信接口、光电耦合器，其特征在于：

1）所述定时器11-4用来产生重复频率为信号传输速率n倍的定时信号（序列脉冲）;

2）所述通信接口电路在中央处理器CPU的控制下将来自调制解调器的二进制接收信号码序列作相位依次相差τ/n的采样;

3）所述的随机存储器RAM装有n个采样序列所形成的n个码序列;

4）所述中央处理器CPU在只读存储器ROM内部程序的支持下，控制装置内部各部分的工作时序，完成对码序列的群同步识别，抗干扰编码检错;

5）所述只读存储器ROM  20-3内固化有实现以上所述方法的工作程序;

6）所述光电耦合器18-1用于本装置内的模拟与数字部分的隔离。

5、根据权利要求4所述的装置，其特征在于所述的RS-232异步通信接口用于将本装置的正确接收内容输出至其它计算机或数字设备。

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